2023-05-13 11:44:53 +08:00
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<Family>EG4</Family>
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<Device>EG4S20BG256</Device>
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</HardWare>
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<Source_Files>
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<Verilog>
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<File Path="al_ip/PLL_Demodulation.v">
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<FileInfo>
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</FileInfo>
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</FileInfo>
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</FileInfo>
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<FileInfo>
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</FileInfo>
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<FileInfo>
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</FileInfo>
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<FileInfo>
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</FileInfo>
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<FileInfo>
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</FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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</FileInfo>
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</File>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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</FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/UART_TX.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<File Path="../rtl/demodulation/FM_RSSI.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<FileInfo>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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<Attr Name="CompileOrder" Val="28"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/KeyScan.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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|
</FileInfo>
|
|
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|
|
</File>
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|
|
|
</Verilog>
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<Header>
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<FileInfo>
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|
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<Attr Name="UsedInP&R" Val="true"/>
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|
|
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<Attr Name="BelongTo" Val="design_1"/>
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|
|
|
<Attr Name="CompileOrder" Val="27"/>
|
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|
|
</FileInfo>
|
|
|
|
|
</File>
|
|
|
|
|
</Header>
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|
|
<ADC_FILE>
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|
|
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<File Path="../constraints/FM_SOC.adc">
|
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|
<FileInfo>
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|
|
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="BelongTo" Val="constrain_1"/>
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|
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<Attr Name="CompileOrder" Val="1"/>
|
|
|
|
|
</FileInfo>
|
|
|
|
|
</File>
|
|
|
|
|
</ADC_FILE>
|
|
|
|
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</Source_Files>
|
|
|
|
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<FileSets>
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<FileSet Name="constrain_1" Type="ConstrainFiles">
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</FileSet>
|
|
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<FileSet Name="design_1" Type="DesignFiles">
|
|
|
|
|
</FileSet>
|
|
|
|
|
</FileSets>
|
|
|
|
|
<TOP_MODULE>
|
|
|
|
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<LABEL>CortexM0_SoC</LABEL>
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|
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<MODULE>CortexM0_SoC</MODULE>
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<CREATEINDEX></CREATEINDEX>
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</TOP_MODULE>
|
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<Property>
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<RtlProperty>
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</RtlProperty>
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<GateProperty>
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<gate_sim_model>on</gate_sim_model>
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</GateProperty>
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<RouteProperty>
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</RouteProperty>
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</TimingProperty>
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</Property>
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<Device_Settings>
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</Device_Settings>
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</Configurations>
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|
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|
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</Project>
|
