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592
project/MMC.al
@ -1,296 +1,296 @@
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<Source_Files>
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<Verilog>
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
|
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|
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|
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|
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|
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</FileInfo>
|
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</File>
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
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|
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<Attr Name="BelongTo" Val="design_1"/>
|
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|
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</FileInfo>
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</File>
|
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="4"/>
|
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</FileInfo>
|
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</File>
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<File Path="../rtl/AHBsubordinate/AHBlite_Block_RAM_FM_Data.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_Decoder.v">
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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|
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|
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|
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</FileInfo>
|
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</File>
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<File Path="../rtl/AHBsubordinate/AHBlite_Interconnect.v">
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<FileInfo>
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|
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|
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|
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</FileInfo>
|
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</File>
|
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<FileInfo>
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|
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|
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|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_SlaveMUX.v">
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<FileInfo>
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|
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|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_UART.v">
|
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<FileInfo>
|
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|
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|
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<Attr Name="BelongTo" Val="design_1"/>
|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/demodulation/FM_Demodulation.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/demodulation/FM_Dump_Data.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="12"/>
|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/demodulation/FM_HW.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="13"/>
|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/demodulation/clk_fm_demodulation.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/peripherals/Audio_PWM.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="15"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/Block_RAM.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="16"/>
|
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</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/FIFO.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="17"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/FIFO_SPI.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="18"/>
|
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</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/FM_Display.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="19"/>
|
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</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/SPI_TX.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="20"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/UART_RX.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="21"/>
|
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</FileInfo>
|
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</File>
|
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<File Path="../rtl/peripherals/UART_TX.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="22"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/peripherals/clkuart_pwm.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="23"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/topmodule/CortexM0_SoC.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="24"/>
|
||||
</FileInfo>
|
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</File>
|
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<File Path="../rtl/topmodule/cortexm0ds_logic.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="25"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/demodulation/FM_RSSI.v">
|
||||
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="26"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/lib_mult_8bit.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="28"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/KeyScan.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="29"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</Verilog>
|
||||
<Header>
|
||||
<File Path="../rtl/topmodule/header.vh">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="27"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</Header>
|
||||
<ADC_FILE>
|
||||
<File Path="../constraints/FM_SOC.adc">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="constrain_1"/>
|
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<Attr Name="CompileOrder" Val="1"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</ADC_FILE>
|
||||
</Source_Files>
|
||||
<FileSets>
|
||||
<FileSet Name="constrain_1" Type="ConstrainFiles">
|
||||
</FileSet>
|
||||
<FileSet Name="design_1" Type="DesignFiles">
|
||||
</FileSet>
|
||||
</FileSets>
|
||||
<TOP_MODULE>
|
||||
<LABEL>CortexM0_SoC</LABEL>
|
||||
<MODULE>CortexM0_SoC</MODULE>
|
||||
<CREATEINDEX></CREATEINDEX>
|
||||
</TOP_MODULE>
|
||||
<Property>
|
||||
<RtlProperty>
|
||||
<rtl_sim_model>on</rtl_sim_model>
|
||||
</RtlProperty>
|
||||
<GateProperty>
|
||||
<gate_sim_model>on</gate_sim_model>
|
||||
</GateProperty>
|
||||
<RouteProperty>
|
||||
<phy_sim_model>on</phy_sim_model>
|
||||
</RouteProperty>
|
||||
<TimingProperty>
|
||||
<sdf>on</sdf>
|
||||
</TimingProperty>
|
||||
<SimProperty>
|
||||
<lib>D:/intelFPGA_pro/21.2/al3_10_ver</lib>
|
||||
</SimProperty>
|
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</Property>
|
||||
<Device_Settings>
|
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</Device_Settings>
|
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<Configurations>
|
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</Configurations>
|
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<Project_Settings>
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<Step_Last_Change>2022-07-22 13:39:39.195</Step_Last_Change>
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<Step_Status>true</Step_Status>
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</Project_Settings>
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</Project>
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<Project Version="1" Path="/home/jefferyli/Downloads/MMC/project">
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<Project_Created_Time>2023-05-06 23:23:57</Project_Created_Time>
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<UCode>11100000</UCode>
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<Name>MMC</Name>
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<HardWare>
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<Family>EG4</Family>
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<Device>EG4S20BG256</Device>
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</HardWare>
|
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<Source_Files>
|
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<Verilog>
|
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<File Path="al_ip/PLL_Demodulation.v">
|
||||
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="1"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="al_ip/ADC_Sampling.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="2"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="al_ip/RF_REF_24M.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="3"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/AHBsubordinate/AHBlite_Block_RAM.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="4"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/AHBsubordinate/AHBlite_Block_RAM_FM_Data.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="5"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/AHBsubordinate/AHBlite_Decoder.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="6"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_Interconnect.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="7"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_SPI.v">
|
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<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="8"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/AHBsubordinate/AHBlite_SlaveMUX.v">
|
||||
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="9"/>
|
||||
</FileInfo>
|
||||
</File>
|
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<File Path="../rtl/AHBsubordinate/AHBlite_UART.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
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<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="10"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/FM_Demodulation.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="11"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/FM_Dump_Data.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="12"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/FM_HW.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="13"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/clk_fm_demodulation.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="14"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/Audio_PWM.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
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<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="15"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/Block_RAM.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="16"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/FIFO.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="17"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/FIFO_SPI.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="18"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/FM_Display.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="19"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/SPI_TX.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="20"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/UART_RX.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="21"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/UART_TX.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="22"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/clkuart_pwm.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="23"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/topmodule/CortexM0_SoC.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="24"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/topmodule/cortexm0ds_logic.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="25"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/FM_RSSI.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="26"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/demodulation/lib_mult_8bit.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="28"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
<File Path="../rtl/peripherals/KeyScan.v">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="29"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</Verilog>
|
||||
<Header>
|
||||
<File Path="../rtl/topmodule/header.vh">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="design_1"/>
|
||||
<Attr Name="CompileOrder" Val="27"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</Header>
|
||||
<ADC_FILE>
|
||||
<File Path="../constraints/FM_SOC.adc">
|
||||
<FileInfo>
|
||||
<Attr Name="UsedInSyn" Val="true"/>
|
||||
<Attr Name="UsedInP&R" Val="true"/>
|
||||
<Attr Name="BelongTo" Val="constrain_1"/>
|
||||
<Attr Name="CompileOrder" Val="1"/>
|
||||
</FileInfo>
|
||||
</File>
|
||||
</ADC_FILE>
|
||||
</Source_Files>
|
||||
<FileSets>
|
||||
<FileSet Name="constrain_1" Type="ConstrainFiles">
|
||||
</FileSet>
|
||||
<FileSet Name="design_1" Type="DesignFiles">
|
||||
</FileSet>
|
||||
</FileSets>
|
||||
<TOP_MODULE>
|
||||
<LABEL>CortexM0_SoC</LABEL>
|
||||
<MODULE>CortexM0_SoC</MODULE>
|
||||
<CREATEINDEX></CREATEINDEX>
|
||||
</TOP_MODULE>
|
||||
<Property>
|
||||
<RtlProperty>
|
||||
<rtl_sim_model>on</rtl_sim_model>
|
||||
</RtlProperty>
|
||||
<GateProperty>
|
||||
<gate_sim_model>on</gate_sim_model>
|
||||
</GateProperty>
|
||||
<RouteProperty>
|
||||
<phy_sim_model>on</phy_sim_model>
|
||||
</RouteProperty>
|
||||
<TimingProperty>
|
||||
<sdf>on</sdf>
|
||||
</TimingProperty>
|
||||
<SimProperty>
|
||||
<lib>D:/intelFPGA_pro/21.2/al3_10_ver</lib>
|
||||
</SimProperty>
|
||||
</Property>
|
||||
<Device_Settings>
|
||||
</Device_Settings>
|
||||
<Configurations>
|
||||
</Configurations>
|
||||
<Project_Settings>
|
||||
<Step_Last_Change>2023-05-06 23:26:16.837</Step_Last_Change>
|
||||
<Current_Step>30</Current_Step>
|
||||
<Step_Status>true</Step_Status>
|
||||
</Project_Settings>
|
||||
</Project>
|
||||
|
||||
@ -1,44 +1,44 @@
|
||||
standard
|
||||
***Report Model: CortexM0_SoC***
|
||||
|
||||
IO Statistics
|
||||
#IO 39
|
||||
#input 8
|
||||
#output 30
|
||||
#inout 1
|
||||
|
||||
LUT Statistics
|
||||
#Total_luts 9828
|
||||
#lut4 7291
|
||||
#lut5 1581
|
||||
#lut6 0
|
||||
#lut5_mx41 0
|
||||
#lut4_alu1b 956
|
||||
|
||||
Utilization Statistics
|
||||
#lut 9828 out of 19600 50.14%
|
||||
#reg 2074 out of 19600 10.58%
|
||||
#le 0
|
||||
#dsp 26 out of 29 89.66%
|
||||
#bram 32 out of 64 50.00%
|
||||
#bram9k 32
|
||||
#fifo9k 0
|
||||
#bram32k 0 out of 16 0.00%
|
||||
#dram 1040
|
||||
#adc 1 out of 1 100.00%
|
||||
#pad 39 out of 186 20.97%
|
||||
#ireg 0
|
||||
#oreg 0
|
||||
#treg 0
|
||||
#pll 2 out of 4 50.00%
|
||||
|
||||
Report Hierarchy Area:
|
||||
+------------------------------------------------------------------------------+
|
||||
|Instance |Module |lut |ripple |seq |bram |dsp |
|
||||
+------------------------------------------------------------------------------+
|
||||
|top |CortexM0_SoC |8872 |956 |2074 |32 |26 |
|
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| FM_Display |FM_Display |180 |90 |81 |0 |0 |
|
||||
| FM_HW |FM_HW |3473 |595 |391 |0 |23 |
|
||||
| FM_Demodulation |FM_Demodulation |12 |422 |268 |0 |22 |
|
||||
| u_logic |cortexm0ds_logic |4791 |173 |1317 |0 |3 |
|
||||
+------------------------------------------------------------------------------+
|
||||
standard
|
||||
***Report Model: CortexM0_SoC***
|
||||
|
||||
IO Statistics
|
||||
#IO 39
|
||||
#input 8
|
||||
#output 30
|
||||
#inout 1
|
||||
|
||||
LUT Statistics
|
||||
#Total_luts 9828
|
||||
#lut4 7291
|
||||
#lut5 1581
|
||||
#lut6 0
|
||||
#lut5_mx41 0
|
||||
#lut4_alu1b 956
|
||||
|
||||
Utilization Statistics
|
||||
#lut 9828 out of 19600 50.14%
|
||||
#reg 2074 out of 19600 10.58%
|
||||
#le 0
|
||||
#dsp 26 out of 29 89.66%
|
||||
#bram 32 out of 64 50.00%
|
||||
#bram9k 32
|
||||
#fifo9k 0
|
||||
#bram32k 0 out of 16 0.00%
|
||||
#dram 1040
|
||||
#adc 1 out of 1 100.00%
|
||||
#pad 39 out of 186 20.97%
|
||||
#ireg 0
|
||||
#oreg 0
|
||||
#treg 0
|
||||
#pll 2 out of 4 50.00%
|
||||
|
||||
Report Hierarchy Area:
|
||||
+------------------------------------------------------------------------------+
|
||||
|Instance |Module |lut |ripple |seq |bram |dsp |
|
||||
+------------------------------------------------------------------------------+
|
||||
|top |CortexM0_SoC |8872 |956 |2074 |32 |26 |
|
||||
| FM_Display |FM_Display |180 |90 |81 |0 |0 |
|
||||
| FM_HW |FM_HW |3473 |595 |391 |0 |23 |
|
||||
| FM_Demodulation |FM_Demodulation |12 |422 |268 |0 |22 |
|
||||
| u_logic |cortexm0ds_logic |4791 |173 |1317 |0 |3 |
|
||||
+------------------------------------------------------------------------------+
|
||||
|
||||
@ -1,40 +1,40 @@
|
||||
standard
|
||||
***Report Model: CortexM0_SoC***
|
||||
|
||||
IO Statistics
|
||||
#IO 39
|
||||
#input 8
|
||||
#output 30
|
||||
#inout 1
|
||||
|
||||
Gate Statistics
|
||||
#Basic gates 21235
|
||||
#and 9763
|
||||
#nand 0
|
||||
#or 2092
|
||||
#nor 0
|
||||
#xor 76
|
||||
#xnor 0
|
||||
#buf 0
|
||||
#not 6669
|
||||
#bufif1 1
|
||||
#MX21 547
|
||||
#FADD 0
|
||||
#DFF 2087
|
||||
#LATCH 0
|
||||
#MACRO_ADD 66
|
||||
#MACRO_EQ 112
|
||||
#MACRO_MULT 26
|
||||
#MACRO_MUX 626
|
||||
#MACRO_OTHERS 13
|
||||
|
||||
Report Hierarchy Area:
|
||||
+--------------------------------------------------------------+
|
||||
|Instance |Module |gates |seq |macros |
|
||||
+--------------------------------------------------------------+
|
||||
|top |CortexM0_SoC |19148 |2087 |217 |
|
||||
| FM_Display |FM_Display |45 |81 |38 |
|
||||
| FM_HW |FM_HW |105 |403 |85 |
|
||||
| FM_Demodulation |FM_Demodulation |7 |280 |49 |
|
||||
| u_logic |cortexm0ds_logic |18681 |1318 |14 |
|
||||
+--------------------------------------------------------------+
|
||||
standard
|
||||
***Report Model: CortexM0_SoC***
|
||||
|
||||
IO Statistics
|
||||
#IO 39
|
||||
#input 8
|
||||
#output 30
|
||||
#inout 1
|
||||
|
||||
Gate Statistics
|
||||
#Basic gates 21235
|
||||
#and 9763
|
||||
#nand 0
|
||||
#or 2092
|
||||
#nor 0
|
||||
#xor 76
|
||||
#xnor 0
|
||||
#buf 0
|
||||
#not 6669
|
||||
#bufif1 1
|
||||
#MX21 547
|
||||
#FADD 0
|
||||
#DFF 2087
|
||||
#LATCH 0
|
||||
#MACRO_ADD 66
|
||||
#MACRO_EQ 112
|
||||
#MACRO_MULT 26
|
||||
#MACRO_MUX 626
|
||||
#MACRO_OTHERS 13
|
||||
|
||||
Report Hierarchy Area:
|
||||
+--------------------------------------------------------------+
|
||||
|Instance |Module |gates |seq |macros |
|
||||
+--------------------------------------------------------------+
|
||||
|top |CortexM0_SoC |19148 |2087 |217 |
|
||||
| FM_Display |FM_Display |45 |81 |38 |
|
||||
| FM_HW |FM_HW |105 |403 |85 |
|
||||
| FM_Demodulation |FM_Demodulation |7 |280 |49 |
|
||||
| u_logic |cortexm0ds_logic |18681 |1318 |14 |
|
||||
+--------------------------------------------------------------+
|
||||
|
||||
File diff suppressed because it is too large
Load Diff
File diff suppressed because one or more lines are too long
@ -12,7 +12,7 @@ module Block_RAM #(
|
||||
(* ram_style="block" *)reg [31:0] mem [(2**(ADDR_WIDTH))-1:0];
|
||||
|
||||
initial begin
|
||||
$readmemh("D:/Documents/MMC/keil/MMC.hex",mem);end
|
||||
$readmemh("../keil/MMC.hex",mem);end
|
||||
|
||||
always@(posedge clka) begin
|
||||
if(wea[0]) mem[addra][7:0] <= dina[7:0];
|
||||
|
||||
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