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https://github.com/JefferyLi0903/MMC.git
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<Verilog>
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</FileInfo>
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</File>
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</File>
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<FileInfo>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/Block_RAM.v">
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/FIFO.v">
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<FileInfo>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/FIFO_SPI.v">
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/FM_Display.v">
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<FileInfo>
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</FileInfo>
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</File>
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</FileInfo>
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</File>
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</FileInfo>
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</File>
|
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<File Path="../rtl/peripherals/UART_TX.v">
|
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<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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<File Path="../rtl/peripherals/clkuart_pwm.v">
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<FileInfo>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/topmodule/CortexM0_SoC.v">
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<FileInfo>
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</FileInfo>
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</File>
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<File Path="../rtl/topmodule/cortexm0ds_logic.v">
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<FileInfo>
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</FileInfo>
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</File>
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<File Path="../rtl/demodulation/FM_RSSI.v">
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<FileInfo>
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</FileInfo>
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</File>
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</FileInfo>
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</File>
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<FileInfo>
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</FileInfo>
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</File>
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</Verilog>
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<Header>
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<File Path="../rtl/topmodule/header.vh">
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</FileInfo>
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|
</File>
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</Header>
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<ADC_FILE>
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<File Path="../constraints/FM_SOC.adc">
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<FileInfo>
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</FileInfo>
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</File>
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</ADC_FILE>
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<CWC_FILE>
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<File Path="rssi.cwc">
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<FileInfo>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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</FileInfo>
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</File>
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</CWC_FILE>
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</Source_Files>
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</FileSets>
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<CREATEINDEX></CREATEINDEX>
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</TOP_MODULE>
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<lib>D:/intelFPGA_pro/21.2/al3_10_ver</lib>
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