mirror of
https://github.com/JefferyLi0903/MMC.git
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</File>
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</File>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/al_ip/RAMFIFO.v">
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</File>
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<File Path="../rtl/Ethernet/al_ip/Simple_DualRAM8_256.v">
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<Attr Name="UsedInSyn" Val="true"/>
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</FileInfo>
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</File>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/rx/ip_rx.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/rx/mac_rx.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/rx/mac_rx_top.v">
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</FileInfo>
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</File>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/tx/arp_tx.v">
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<FileInfo>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/tx/ip_tx.v">
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<FileInfo>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/tx/ip_tx_mode.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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</FileInfo>
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</File>
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<File Path="../rtl/Ethernet/sources_1/mac/tx/mac_tx.v">
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<File Path="../rtl/Ethernet/sources_1/mac/tx/mac_tx_mode.v">
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</File>
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<Attr Name="BelongTo" Val="design_1"/>
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<Attr Name="CompileOrder" Val="59"/>
|
|
</FileInfo>
|
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</File>
|
|
<File Path="../rtl/Ethernet/sources_1/mac/icmp_reply.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="60"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/mac/mac_test_iq_audio_udp_output.v">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="61"/>
|
|
</FileInfo>
|
|
</File>
|
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<File Path="../rtl/Ethernet/sources_1/mac/mac_top.v">
|
|
<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
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<Attr Name="CompileOrder" Val="62"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/al_ip/BUFG1.v">
|
|
<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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|
<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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<Attr Name="CompileOrder" Val="66"/>
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</FileInfo>
|
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</File>
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<File Path="al_ip/PLL_PWM.v">
|
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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<Attr Name="CompileOrder" Val="67"/>
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</FileInfo>
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</File>
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</Verilog>
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<VHDL>
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<File Path="../rtl/Ethernet/sources_1/imports/miim/miim.vhd">
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<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
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<Attr Name="UsedInP&R" Val="true"/>
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<Attr Name="BelongTo" Val="design_1"/>
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|
<Attr Name="CompileOrder" Val="41"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/imports/miim/miim_control.vhd">
|
|
<FileInfo>
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="42"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/imports/miim/miim_top.vhd">
|
|
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="43"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/imports/miim/miim_registers.vhd">
|
|
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="63"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/imports/miim/miim_types.vhd">
|
|
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="64"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../rtl/Ethernet/sources_1/imports/miim/utility.vhd">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="65"/>
|
|
</FileInfo>
|
|
</File>
|
|
</VHDL>
|
|
<Header>
|
|
<File Path="../rtl/topmodule/header.vh">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="32"/>
|
|
</FileInfo>
|
|
</File>
|
|
</Header>
|
|
<ADC_FILE>
|
|
<File Path="../constraints/FM_SOC.adc">
|
|
<FileInfo>
|
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<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="constrain_1"/>
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|
<Attr Name="CompileOrder" Val="1"/>
|
|
</FileInfo>
|
|
</File>
|
|
</ADC_FILE>
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|
</Source_Files>
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<FileSets>
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<FileSet Name="constrain_1" Type="ConstrainFiles">
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</FileSet>
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</FileSets>
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<TOP_MODULE>
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