mirror of
https://github.com/JefferyLi0903/MMC.git
synced 2025-01-22 10:22:53 +08:00
198 lines
8.1 KiB
Perl
198 lines
8.1 KiB
Perl
<?xml version="1.0" encoding="UTF-8"?>
|
|
<Project Version="1" Path="D:/Documents/MMC/project">
|
|
<Project_Created_Time></Project_Created_Time>
|
|
<TD_Version>5.0.43066</TD_Version>
|
|
<UCode>11000000</UCode>
|
|
<Name>MMC</Name>
|
|
<HardWare>
|
|
<Family>EG4</Family>
|
|
<Device>EG4S20BG256</Device>
|
|
</HardWare>
|
|
<Source_Files>
|
|
<Verilog>
|
|
<File Path="../src/AHBmanager/AHBlite_Block_RAM.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="1"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_Decoder.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="2"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_Interconnect.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="3"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_SlaveMUX.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="4"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_UART.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="5"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/demodulation/Mul.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="6"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/demodulation/demodulation.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="7"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/Block_RAM.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="8"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/FIFO.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="9"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/UART_RX.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="10"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/UART_TX.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="11"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/clkuart_pwm.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="12"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/topmodule/CortexM0_SoC.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="13"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/topmodule/cortexm0ds_logic.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="14"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_IQfetcher.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="15"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="al_ip/clkdivider.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="16"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="al_ip/IQ_ADC.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="17"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/AHBmanager/AHBlite_WaterLight.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="18"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/IQfetcher.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="19"/>
|
|
</FileInfo>
|
|
</File>
|
|
<File Path="../src/peripherals/WaterLight.v">
|
|
<FileInfo>
|
|
<Attr Name="UsedInSyn" Val="true"/>
|
|
<Attr Name="UsedInP&R" Val="true"/>
|
|
<Attr Name="BelongTo" Val="design_1"/>
|
|
<Attr Name="CompileOrder" Val="20"/>
|
|
</FileInfo>
|
|
</File>
|
|
</Verilog>
|
|
</Source_Files>
|
|
<FileSets>
|
|
<FileSet Name="constrain_1" Type="ConstrainFiles">
|
|
</FileSet>
|
|
<FileSet Name="design_1" Type="DesignFiles">
|
|
</FileSet>
|
|
</FileSets>
|
|
<TOP_MODULE>
|
|
<LABEL>CortexM0_SoC</LABEL>
|
|
<MODULE>CortexM0_SoC</MODULE>
|
|
<CREATEINDEX></CREATEINDEX>
|
|
</TOP_MODULE>
|
|
<Property>
|
|
</Property>
|
|
<Device_Settings>
|
|
</Device_Settings>
|
|
<Configurations>
|
|
</Configurations>
|
|
<Project_Settings>
|
|
<Step_Last_Change>2022-04-02 18:38:49.884</Step_Last_Change>
|
|
<Current_Step>60</Current_Step>
|
|
<Step_Status>true</Step_Status>
|
|
</Project_Settings>
|
|
</Project>
|