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https://github.com/WangXuan95/USTC-RVSoC.git
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# USTCRVSoC 硬件
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> * ./RTL 目录中是 SoC 全部的 SystemVerilog 代码。
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> * ./Quartus 目录中是基于 Altera FPGA 的工程，目前只有 DE0-Nano 开发板。
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> * ./Vivado 目录中是基于 Xilinx FPGA 的工程，目前只有 Nexys4 开发板。
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> * ./ModelSim 目录是基于 ModelSim 的仿真工程。
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> * 请注意，后三者的工程共用 ./RTL 目录，因此在一个工程里修改 SoC 代码也会导致其它工程中的代码发生变化
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