From 7e476f5948c9749cf364e2b5b589ed76036b5444 Mon Sep 17 00:00:00 2001 From: "X.Wang" Date: Sat, 5 Mar 2022 14:50:36 +0800 Subject: [PATCH] Update README.md --- hardware/README.md | 13 +++++++------ 1 file changed, 7 insertions(+), 6 deletions(-) diff --git a/hardware/README.md b/hardware/README.md index e980be3..0cb6084 100644 --- a/hardware/README.md +++ b/hardware/README.md @@ -1,8 +1,9 @@ # USTCRVSoC 硬件 -> * ./RTL 目录中是 SoC 全部的 SystemVerilog 代码。 -> * ./Quartus 目录中是基于 Altera FPGA 的工程，目前有 DE0-Nano 开发板。 -> * ./Vivado 目录中是基于 Xilinx FPGA 的工程，目前有 Arty-7 开发板和 Nexys4 开发板。 -> * ./Simulation_SoC 目录是对整个 SoC 的仿真工程 -> * ./Simulation_RiscvCPU 目录是对 RiscV-CPU 进行的指令集测试仿真（使用RiscV官方测试） -> * 请注意，所有工程共用 ./RTL 目录，因此在一个工程里修改 SoC 代码也会导致其它工程中的代码发生变化 +* RTL 目录中是 SoC 全部的 SystemVerilog 代码。 +* Quartus 目录中是基于 Altera FPGA 的工程，目前有 DE0-Nano 开发板。 +* Vivado 目录中是基于 Xilinx FPGA 的工程，目前有 Arty-7 开发板和 Nexys4 开发板。 +* Simulation_SoC 目录是对整个 SoC 的仿真工程 +* Simulation_RiscvCPU 目录是对 RiscV-CPU 进行的指令集测试仿真（使用RiscV官方测试） + +请注意，所有工程共用 ./RTL 目录，因此在一个工程里修改 SoC 代码也会导致其它工程中的代码发生变化