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https://github.com/WangXuan95/USTC-RVSoC.git
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100 lines
2.9 KiB
Systemverilog
100 lines
2.9 KiB
Systemverilog
module soc_top (
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// 时钟，要求50MHz
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input logic clk,
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// 调试器UART信号
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input logic isp_uart_rx,
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output logic isp_uart_tx,
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// 用户UART信号
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input logic user_uart_rx,
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output logic user_uart_tx,
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// VGA显示输出信号
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output logic vga_hsync, vga_vsync,
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output logic [15:0] vga_pixel
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);
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logic rst_n, core_stop;
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naive_bus bus_masters[3]();
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naive_bus bus_slaves[4]();
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// 一个能作为naive bus 主设备的调试器
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// 它接收用户从UART发来的命令，操控复位等信号，或对总线进行读写。用户可以使用UART命令复位整个SoC，上传程序，或者查看运行时的RAM数据。
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isp_uart isp_uart_inst(
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.clk ( clk ),
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.i_uart_rx ( isp_uart_rx ),
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.o_uart_tx ( isp_uart_tx ),
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.o_rst_n ( rst_n ),
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.o_stop ( core_stop ),
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.bus ( bus_masters[0] )
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);
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// RV32I 核
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core_top core_top_inst(
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.clk ( clk ),
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.rst_n ( rst_n ),
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.i_stop ( core_stop ),
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.instr_master ( bus_masters[1] ),
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.data_master ( bus_masters[2] )
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);
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// 指令ROM
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instr_rom instr_ram_inst(
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.clk ( clk ),
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.rst_n ( rst_n ),
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.bus ( bus_slaves[0] )
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||
);
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// 数据RAM
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ram_bus_wrapper data_ram_inst(
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.clk ( clk ),
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.rst_n ( rst_n ),
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.bus ( bus_slaves[1] )
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||
);
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// 显存
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video_ram video_ram_inst(
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.clk ( clk ),
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.rst_n ( rst_n ),
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.bus ( bus_slaves[2] ),
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||
.o_vsync ( vga_vsync ),
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.o_hsync ( vga_hsync ),
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.o_pixel ( vga_pixel )
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||
);
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// 用户UART
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user_uart_tx user_uart_tx_inst(
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.clk ( clk ),
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.rst_n ( rst_n ),
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.o_uart_tx ( user_uart_tx ),
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.bus ( bus_slaves[3] )
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||
);
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// 3主4从总线仲裁器
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//
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// 主（越靠前优先级越高）：
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// 0. UART调试器
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// 1. Core Instr Master
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// 2. Core Data Master
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//
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// 从：
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// 1. 指令ROM， 地址空间 00000000~00000fff
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// 2. 数据RAM， 地址空间 00010000~00010fff
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// 3. 显存RAM， 地址空间 00020000~00020fff
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// 4. 用户UART，地址空间 00030000~00030003
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naive_bus_router #(
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.N_MASTER ( 3 ),
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.N_SLAVE ( 4 ),
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.SLAVES_MASK ( { 32'h0000_0003 , 32'h0000_0fff , 32'h0000_0fff , 32'h0000_0fff } ),
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||
.SLAVES_BASE ( { 32'h0003_0000 , 32'h0002_0000 , 32'h0001_0000 , 32'h0000_0000 } )
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||
) soc_bus_router_inst (
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.clk ( clk ),
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.rst_n ( rst_n ),
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.masters ( bus_masters ),
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||
.slaves ( bus_slaves )
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||
);
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endmodule
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