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Added pulse_stretch.sv module
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commit
7dec15cfe5
62
pulse_stretch.sv
Normal file
62
pulse_stretch.sv
Normal file
@ -0,0 +1,62 @@
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//--------------------------------------------------------------------------------
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// pulse_stretch.sv
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// Konstantin Pavlov, pavlovconst@gmail.com
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//--------------------------------------------------------------------------------
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// INFO --------------------------------------------------------------------------------
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// Pulse stretcher/extender module
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// this implementftion uses a simple delay line
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// suits when LENGTH of desired output pulse is low
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// when you need wide output pulses - counter implementation will make sense
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/* --- INSTANTIATION TEMPLATE BEGIN ---
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pulse_stretch #(
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.LENGTH( 8 )
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) ps1 (
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.clk( clk ),
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.nrst( nrst ),
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.in( ),
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.out( )
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);
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--- INSTANTIATION TEMPLATE END ---*/
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module pulse_stretch #( parameter
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LENGTH = 8
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)(
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input clk,
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input nrst,
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input in,
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output out
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);
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generate
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if ( LENGTH == 0 ) begin
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assign out = 0;
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end else if( LENGTH == 1 ) begin
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assign out = in;
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end else begin
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logic [LENGTH-1:0] shifter = '0;
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always_ff @(posedge clk) begin
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if( ~nrst ) begin
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shifter[LENGTH-1:0] <= '0;
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end else begin
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shifter[LENGTH-1:0] <= {shifter[LENGTH-2:0],in};
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end // nrst
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end // always
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assign out = |shifter[LENGTH-1:0];
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end // if LENGTH
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endgenerate
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||||||
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|
endmodule
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89
pulse_stretch_tb.sv
Normal file
89
pulse_stretch_tb.sv
Normal file
@ -0,0 +1,89 @@
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// RXI - PIN400M
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// testbench for pulse_stretch.sv module
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`timescale 1ns / 1ps
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module pulse_stretch_tb();
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logic clk200;
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initial begin
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#0 clk200 = 1'b0;
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forever
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#2.5 clk200 = ~clk200;
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|
end
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logic rst;
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|
initial begin
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|
#0 rst = 1'b0;
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||||||
|
#10.2 rst = 1'b1;
|
||||||
|
#5 rst = 1'b0;
|
||||||
|
//#10000;
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|
forever begin
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#9985 rst = ~rst;
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||||||
|
#5 rst = ~rst;
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||||||
|
end
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||||||
|
end
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logic nrst;
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|
assign nrst = ~rst;
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logic rst_once;
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|
initial begin
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|
#0 rst_once = 1'b0;
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||||||
|
#10.2 rst_once = 1'b1;
|
||||||
|
#5 rst_once = 1'b0;
|
||||||
|
end
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||||||
|
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logic nrst_once;
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|
assign nrst_once = ~rst_once;
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logic [31:0] DerivedClocks;
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clk_divider #(
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.WIDTH( 32 )
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) cd1 (
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.clk( clk200 ),
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.nrst( nrst_once ),
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.ena( 1'b1 ),
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|
.out( DerivedClocks[31:0] )
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||||||
|
);
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|
logic [31:0] E_DerivedClocks;
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edge_detect ed1[31:0] (
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.clk( {32{clk200}} ),
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||||||
|
.nrst( {32{nrst_once}} ),
|
||||||
|
.in( DerivedClocks[31:0] ),
|
||||||
|
.rising( E_DerivedClocks[31:0] ),
|
||||||
|
.falling( ),
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||||||
|
.both( )
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|
);
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logic [15:0] RandomNumber1;
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c_rand rng1 (
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.clk( clk200 ),
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|
.rst( rst_once ),
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||||||
|
.reseed( 1'b0 ),
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||||||
|
.seed_val( DerivedClocks[31:0] ),
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||||||
|
.out( RandomNumber1[15:0] )
|
||||||
|
);
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|
logic start;
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|
initial begin
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|
#0 start = 1'b0;
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|
#100 start = 1'b1;
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||||||
|
#5 start = 1'b0;
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||||||
|
end
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||||||
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|
// Modules under test ==========================================================
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|
pulse_stretch #(
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|
.LENGTH( 8 )
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|
) ps1 (
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|
.clk( clk200 ),
|
||||||
|
.nrst( nrst ),
|
||||||
|
.in( start ),
|
||||||
|
.out( )
|
||||||
|
);
|
||||||
|
|
||||||
|
|
||||||
|
endmodule
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