fpga: Add clock period parameters

Signed-off-by: Alex Forencich <alex@alexforencich.com>

docs/source/modules/mqnic_app_block.rst

@@ -74,6 +74,14 @@ Parameters
 
     Total port count, must be set to ``IF_COUNT*PORTS_PER_IF``.
 
+.. object:: CLK_PERIOD_NS_NUM
+
+    Numerator of core clock period in ns, default ``4``.
+
+.. object:: CLK_PERIOD_NS_DENOM
+
+    Denominator of core clock period in ns, default ``1``.
+
 .. object:: PTP_CLK_PERIOD_NS_NUM
 
     Numerator of PTP clock period in ns, default ``4``.

docs/source/modules/mqnic_core.rst

@@ -69,6 +69,14 @@ Parameters
 
     Total port count, must be set to ``IF_COUNT*PORTS_PER_IF``.
 
+.. object:: CLK_PERIOD_NS_NUM
+
+    Numerator of core clock period in ns, default ``4``.
+
+.. object:: CLK_PERIOD_NS_DENOM
+
+    Denominator of core clock period in ns, default ``1``.
+
 .. object:: PTP_CLK_PERIOD_NS_NUM
 
     Numerator of PTP clock period in ns, default ``4``.

fpga/app/dma_bench/rtl/mqnic_app_block_dma_bench.v

@@ -49,6 +49,10 @@ module mqnic_app_block #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,

fpga/app/dma_bench/tb/mqnic_core_pcie_us/Makefile

@@ -138,6 +138,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -255,6 +259,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -351,6 +357,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/app/dma_bench/tb/mqnic_core_pcie_us/test_mqnic_core_pcie_us.py

@@ -958,6 +958,10 @@ def test_mqnic_core_pcie_us(request, if_count, ports_per_if, axis_pcie_data_widt
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/app/template/rtl/mqnic_app_block.v

@@ -49,6 +49,10 @@ module mqnic_app_block #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,

fpga/app/template/tb/mqnic_core_pcie_us/Makefile

@@ -137,6 +137,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -254,6 +258,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -350,6 +356,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/app/template/tb/mqnic_core_pcie_us/test_mqnic_core_pcie_us.py

@@ -798,6 +798,10 @@ def test_mqnic_core_pcie_us(request, if_count, ports_per_if, axis_pcie_data_widt
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/common/rtl/mqnic_core.v

@@ -59,6 +59,10 @@ module mqnic_core #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -2888,6 +2892,10 @@ if (APP_ENABLE) begin : app
 
         .PORT_COUNT(PORT_COUNT),
 
+        // Clock configuration
+        .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+        .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
         // PTP configuration
         .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
         .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/rtl/mqnic_core_axi.v

@@ -59,6 +59,10 @@ module mqnic_core_axi #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -819,6 +823,10 @@ mqnic_core #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/rtl/mqnic_core_pcie.v

@@ -59,6 +59,10 @@ module mqnic_core_pcie #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -1451,6 +1455,10 @@ mqnic_core #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/rtl/mqnic_core_pcie_ptile.v

@@ -59,6 +59,10 @@ module mqnic_core_pcie_ptile #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -616,6 +620,10 @@ mqnic_core_pcie #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/rtl/mqnic_core_pcie_s10.v

@@ -59,6 +59,10 @@ module mqnic_core_pcie_s10 #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -625,6 +629,10 @@ mqnic_core_pcie #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/rtl/mqnic_core_pcie_us.v

@@ -59,6 +59,10 @@ module mqnic_core_pcie_us #
 
     parameter PORT_COUNT = IF_COUNT*PORTS_PER_IF,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 4,
     parameter PTP_CLK_PERIOD_NS_DENOM = 1,
@@ -746,6 +750,10 @@ mqnic_core_pcie #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/common/tb/mqnic_core_axi/Makefile

@@ -121,6 +121,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -238,6 +242,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -334,6 +340,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/common/tb/mqnic_core_axi/test_mqnic_core_axi.py

@@ -554,6 +554,10 @@ def test_mqnic_core_pcie_axi(request, if_count, ports_per_if, axi_data_width,
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/common/tb/mqnic_core_pcie_ptile/Makefile

@@ -136,6 +136,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -259,6 +263,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -361,6 +367,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/common/tb/mqnic_core_pcie_ptile/test_mqnic_core_pcie_ptile.py

@@ -769,6 +769,10 @@ def test_mqnic_core_pcie_ptile(request, if_count, ports_per_if, pcie_data_width,
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/common/tb/mqnic_core_pcie_s10/Makefile

@@ -135,6 +135,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -358,6 +364,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/common/tb/mqnic_core_pcie_s10/test_mqnic_core_pcie_s10.py

@@ -716,6 +716,10 @@ def test_mqnic_core_pcie_s10(request, if_count, ports_per_if, pcie_data_width,
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/common/tb/mqnic_core_pcie_us/Makefile

@@ -135,6 +135,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -252,6 +256,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -348,6 +354,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/common/tb/mqnic_core_pcie_us/test_mqnic_core_pcie_us.py

@@ -790,6 +790,10 @@ def test_mqnic_core_pcie_us(request, if_count, ports_per_if, axis_pcie_data_widt
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/common/tb/mqnic_core_pcie_us_tdma/Makefile

@@ -137,6 +137,10 @@ export PARAM_IF_COUNT ?= 1
 export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 32
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 5
@@ -254,6 +258,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).IF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -350,6 +356,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GIF_COUNT=$(PARAM_IF_COUNT)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/common/tb/mqnic_core_pcie_us_tdma/test_mqnic_core_pcie_us.py

@@ -845,6 +845,10 @@ def test_mqnic_core_pcie_us(request, if_count, ports_per_if, axis_pcie_data_widt
     parameters['PORTS_PER_IF'] = ports_per_if
     parameters['SCHED_PER_IF'] = ports_per_if
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 32
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 5

fpga/mqnic/250_SoC/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/250_SoC/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1566,6 +1570,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/250_SoC/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 512,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -763,6 +767,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/250_SoC/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 512
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/250_SoC/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -718,6 +718,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 512
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/250_SoC/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/250_SoC/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/250_SoC/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1166,6 +1170,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/250_SoC/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 512,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -1030,6 +1034,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/250_SoC/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 512
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/250_SoC/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -785,6 +785,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 512
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/fpga_tdma/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1769,6 +1773,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -832,6 +836,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/ADM_PCIE_9V3/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -718,6 +718,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/fpga_tdma/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1370,6 +1374,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -1098,6 +1102,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/ADM_PCIE_9V3/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -785,6 +785,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU200/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU200/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1902,6 +1906,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU200/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -840,6 +844,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU200/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU200/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -718,6 +718,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU200/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU200/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU200/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1503,6 +1507,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU200/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -1107,6 +1111,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU200/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU200/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -785,6 +785,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU250/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU250/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1902,6 +1906,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU250/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -840,6 +844,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU250/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU250/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -718,6 +718,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU250/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU250/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU250/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1503,6 +1507,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU250/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -1107,6 +1111,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU250/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU250/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -785,6 +785,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU280/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU280/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 1,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1799,6 +1803,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU280/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -729,6 +733,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU280/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU280/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -707,6 +707,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU280/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU280/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU280/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 1,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1406,6 +1410,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU280/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -996,6 +1000,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU280/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU280/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -774,6 +774,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU50/fpga_100g/fpga/config.tcl

@@ -86,6 +86,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU50/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 1,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1364,6 +1368,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU50/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -706,6 +710,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU50/fpga_100g/tb/fpga_core/Makefile

@@ -139,6 +139,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -250,6 +254,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -340,6 +346,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU50/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -667,6 +667,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/AU50/fpga_25g/fpga/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU50/fpga_25g/fpga_10g/config.tcl

@@ -98,6 +98,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "1"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/AU50/fpga_25g/rtl/fpga.v

@@ -61,6 +61,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 1,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -1168,6 +1172,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU50/fpga_25g/rtl/fpga_core.v

@@ -61,6 +61,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 1024,
     parameter PTP_CLK_PERIOD_NS_DENOM = 165,
@@ -892,6 +896,10 @@ mqnic_core_pcie_us #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/AU50/fpga_25g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 1024
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 165
@@ -257,6 +261,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -346,6 +352,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/AU50/fpga_25g/tb/fpga_core/test_fpga_core.py

@@ -694,6 +694,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 1024
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 165

fpga/mqnic/DE10_Agilex/fpga_100g/fpga_24AR0/config.tcl

@@ -85,6 +85,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/DE10_Agilex/fpga_100g/fpga_24B/config.tcl

@@ -85,6 +85,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/DE10_Agilex/fpga_100g/rtl/fpga.v

@@ -58,6 +58,10 @@ module fpga #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLOCK_PIPELINE = 0,
     parameter PTP_CLOCK_CDC_PIPELINE = 0,
@@ -734,6 +738,10 @@ fpga_core #(
     .SCHED_PER_IF(SCHED_PER_IF),
     .PORT_MASK(PORT_MASK),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/DE10_Agilex/fpga_100g/rtl/fpga_core.v

@@ -58,6 +58,10 @@ module fpga_core #
     parameter SCHED_PER_IF = PORTS_PER_IF,
     parameter PORT_MASK = 0,
 
+    // Clock configuration
+    parameter CLK_PERIOD_NS_NUM = 4,
+    parameter CLK_PERIOD_NS_DENOM = 1,
+
     // PTP configuration
     parameter PTP_CLK_PERIOD_NS_NUM = 2048,
     parameter PTP_CLK_PERIOD_NS_DENOM = 825,
@@ -749,6 +753,10 @@ mqnic_core_pcie_ptile #(
 
     .PORT_COUNT(PORT_COUNT),
 
+    // Clock configuration
+    .CLK_PERIOD_NS_NUM(CLK_PERIOD_NS_NUM),
+    .CLK_PERIOD_NS_DENOM(CLK_PERIOD_NS_DENOM),
+
     // PTP configuration
     .PTP_CLK_PERIOD_NS_NUM(PTP_CLK_PERIOD_NS_NUM),
     .PTP_CLK_PERIOD_NS_DENOM(PTP_CLK_PERIOD_NS_DENOM),

fpga/mqnic/DE10_Agilex/fpga_100g/tb/fpga_core/Makefile

@@ -147,6 +147,10 @@ export PARAM_PORTS_PER_IF ?= 1
 export PARAM_SCHED_PER_IF ?= $(PARAM_PORTS_PER_IF)
 export PARAM_PORT_MASK ?= 0
 
+# Clock configuration
+export PARAM_CLK_PERIOD_NS_NUM = 4
+export PARAM_CLK_PERIOD_NS_DENOM = 1
+
 # PTP configuration
 export PARAM_PTP_CLK_PERIOD_NS_NUM = 2048
 export PARAM_PTP_CLK_PERIOD_NS_DENOM = 825
@@ -260,6 +264,8 @@ ifeq ($(SIM), icarus)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).SCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -P $(TOPLEVEL).PORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -P $(TOPLEVEL).CLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -P $(TOPLEVEL).PTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)
@@ -352,6 +358,8 @@ else ifeq ($(SIM), verilator)
 	COMPILE_ARGS += -GPORTS_PER_IF=$(PARAM_PORTS_PER_IF)
 	COMPILE_ARGS += -GSCHED_PER_IF=$(PARAM_SCHED_PER_IF)
 	COMPILE_ARGS += -GPORT_MASK=$(PARAM_PORT_MASK)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_NUM=$(PARAM_CLK_PERIOD_NS_NUM)
+	COMPILE_ARGS += -GCLK_PERIOD_NS_DENOM=$(PARAM_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_NUM=$(PARAM_PTP_CLK_PERIOD_NS_NUM)
 	COMPILE_ARGS += -GPTP_CLK_PERIOD_NS_DENOM=$(PARAM_PTP_CLK_PERIOD_NS_DENOM)
 	COMPILE_ARGS += -GPTP_CLOCK_PIPELINE=$(PARAM_PTP_CLOCK_PIPELINE)

fpga/mqnic/DE10_Agilex/fpga_100g/tb/fpga_core/test_fpga_core.py

@@ -743,6 +743,10 @@ def test_fpga_core(request):
     parameters['SCHED_PER_IF'] = parameters['PORTS_PER_IF']
     parameters['PORT_MASK'] = 0
 
+    # Clock configuration
+    parameters['CLK_PERIOD_NS_NUM'] = 4
+    parameters['CLK_PERIOD_NS_DENOM'] = 1
+
     # PTP configuration
     parameters['PTP_CLK_PERIOD_NS_NUM'] = 2048
     parameters['PTP_CLK_PERIOD_NS_DENOM'] = 825

fpga/mqnic/DE10_Agilex/fpga_25g/fpga_10g_24AR0/config.tcl

@@ -85,6 +85,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"

fpga/mqnic/DE10_Agilex/fpga_25g/fpga_10g_24B/config.tcl

@@ -85,6 +85,10 @@ dict set params PORTS_PER_IF "1"
 dict set params SCHED_PER_IF [dict get $params PORTS_PER_IF]
 dict set params PORT_MASK "0"
 
+# Clock configuration
+dict set params CLK_PERIOD_NS_NUM "4"
+dict set params CLK_PERIOD_NS_DENOM "1"
+
 # PTP configuration
 dict set params PTP_CLOCK_PIPELINE "0"
 dict set params PTP_CLOCK_CDC_PIPELINE "0"