FPGA/corundum
1
0
Fork 0
mirror of https://github.com/corundum/corundum.git synced 2025-01-16 08:12:53 +08:00
Code Issues Projects Releases Wiki Activity

Add TX PTP clock to port map module

Browse Source 
Signed-off-by: Alex Forencich <alex@alexforencich.com>
This commit is contained in:
Alex Forencich 2022-07-18 22:25:39 -07:00
parent b1240bdcae
commit 676f3edd2d
10 changed files with 80 additions and 19 deletions
Show Stats Download Patch File Download Diff File Expand all files Collapse all files

7
fpga/common/rtl/mqnic_port_map_mac_axis.v
View File

@ -63,6 +63,8 @@ module mqnic_port_map_mac_axis #
input wire [MAC_COUNT-1:0] mac_tx_clk,
input wire [MAC_COUNT-1:0] mac_tx_rst,
input wire [MAC_COUNT-1:0] mac_tx_ptp_clk,
input wire [MAC_COUNT-1:0] mac_tx_ptp_rst,
output wire [MAC_COUNT*PTP_TS_WIDTH-1:0] mac_tx_ptp_ts_96,
output wire [MAC_COUNT-1:0] mac_tx_ptp_ts_step,
@ -101,6 +103,8 @@ module mqnic_port_map_mac_axis #
output wire [PORT_COUNT-1:0] tx_clk,
output wire [PORT_COUNT-1:0] tx_rst,
output wire [PORT_COUNT-1:0] tx_ptp_clk,
output wire [PORT_COUNT-1:0] tx_ptp_rst,
input wire [PORT_COUNT*PTP_TS_WIDTH-1:0] tx_ptp_ts_96,
input wire [PORT_COUNT-1:0] tx_ptp_ts_step,
@ -223,6 +227,9 @@ generate
assign m_axis_tx_ptp_ts_tag[IND[n*8 +: 8]*PTP_TAG_WIDTH +: PTP_TAG_WIDTH] = s_axis_mac_tx_ptp_ts_tag[n*PTP_TAG_WIDTH +: PTP_TAG_WIDTH];
assign m_axis_tx_ptp_ts_valid[IND[n*8 +: 8]] = s_axis_mac_tx_ptp_ts_valid[n];
assign tx_ptp_clk[IND[n*8 +: 8]] = mac_tx_ptp_clk[n];
assign tx_ptp_rst[IND[n*8 +: 8]] = mac_tx_ptp_rst[n];
assign mac_tx_ptp_ts_96[n*PTP_TS_WIDTH +: PTP_TS_WIDTH] = tx_ptp_ts_96[IND[n*8 +: 8]*PTP_TS_WIDTH +: PTP_TS_WIDTH];
assign mac_tx_ptp_ts_step[n] = tx_ptp_ts_step[IND[n*8 +: 8]];

10
fpga/mqnic/ADM_PCIE_9V3/fpga_100g/rtl/fpga_core.v
View File

@ -683,6 +683,8 @@ assign front_led[1] = 1'b0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -749,6 +751,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp_1_tx_clk, qsfp_0_tx_clk}),
.mac_tx_rst({qsfp_1_tx_rst, qsfp_0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp_1_tx_ptp_time_int, qsfp_0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -787,6 +791,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1137,8 +1143,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/AU200/fpga_100g/rtl/fpga_core.v
View File

@ -691,6 +691,8 @@ assign led[2:1] = 0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -757,6 +759,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp1_tx_clk, qsfp0_tx_clk}),
.mac_tx_rst({qsfp1_tx_rst, qsfp0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp1_tx_ptp_time_int, qsfp0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -795,6 +799,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1145,8 +1151,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/AU250/fpga_100g/rtl/fpga_core.v
View File

@ -691,6 +691,8 @@ assign led[2:1] = 0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -757,6 +759,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp1_tx_clk, qsfp0_tx_clk}),
.mac_tx_rst({qsfp1_tx_rst, qsfp0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp1_tx_ptp_time_int, qsfp0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -795,6 +799,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1145,8 +1151,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/AU280/fpga_100g/rtl/fpga_core.v
View File

@ -567,6 +567,8 @@ end
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -633,6 +635,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp1_tx_clk, qsfp0_tx_clk}),
.mac_tx_rst({qsfp1_tx_rst, qsfp0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp1_tx_ptp_time_int, qsfp0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -671,6 +675,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1021,8 +1027,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/AU50/fpga_100g/rtl/fpga_core.v
View File

@ -561,6 +561,8 @@ assign qsfp_led_stat_y = 1'b0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -623,6 +625,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp_tx_clk}),
.mac_tx_rst({qsfp_tx_rst}),
.mac_tx_ptp_clk(1'b0),
.mac_tx_ptp_rst(1'b0),
.mac_tx_ptp_ts_96({qsfp_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -661,6 +665,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1011,8 +1017,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/VCU118/fpga_100g/rtl/fpga_core.v
View File

@ -659,6 +659,8 @@ assign led[2:1] = 0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -725,6 +727,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp2_tx_clk, qsfp1_tx_clk}),
.mac_tx_rst({qsfp2_tx_rst, qsfp1_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp2_tx_ptp_time_int, qsfp1_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -763,6 +767,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1113,8 +1119,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/VCU1525/fpga_100g/rtl/fpga_core.v
View File

@ -614,6 +614,8 @@ assign led[2:1] = 0;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -680,6 +682,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp1_tx_clk, qsfp0_tx_clk}),
.mac_tx_rst({qsfp1_tx_rst, qsfp0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp1_tx_ptp_time_int, qsfp0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -718,6 +722,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1068,8 +1074,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

12
fpga/mqnic/XUPP3R/fpga_100g/rtl/fpga_core.v
View File

@ -862,6 +862,8 @@ assign led[3] = !pps_led_reg;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -936,6 +938,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp3_tx_clk, qsfp2_tx_clk, qsfp1_tx_clk, qsfp0_tx_clk}),
.mac_tx_rst({qsfp3_tx_rst, qsfp2_tx_rst, qsfp1_tx_rst, qsfp0_tx_rst}),
.mac_tx_ptp_clk(4'b0000),
.mac_tx_ptp_rst(4'b0000),
.mac_tx_ptp_ts_96({qsfp3_tx_ptp_time_int, qsfp2_tx_ptp_time_int, qsfp1_tx_ptp_time_int, qsfp0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -951,7 +955,7 @@ mqnic_port_map_mac_axis_inst (
.s_axis_mac_tx_ptp_ts_valid({qsfp3_tx_ptp_ts_valid, qsfp2_tx_ptp_ts_valid, qsfp1_tx_ptp_ts_valid, qsfp0_tx_ptp_ts_valid}),
.s_axis_mac_tx_ptp_ts_ready(),
.mac_tx_status(2'b11),
.mac_tx_status(4'b1111),
.mac_rx_clk({qsfp3_rx_clk, qsfp2_rx_clk, qsfp1_rx_clk, qsfp0_rx_clk}),
.mac_rx_rst({qsfp3_rx_rst, qsfp2_rx_rst, qsfp1_rx_rst, qsfp0_rx_rst}),
@ -974,6 +978,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1324,8 +1330,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),

10
fpga/mqnic/fb2CG/fpga_100g/rtl/fpga_core.v
View File

@ -716,6 +716,8 @@ assign led_exp[1] = 1'b1;
wire [PORT_COUNT-1:0] eth_tx_clk;
wire [PORT_COUNT-1:0] eth_tx_rst;
wire [PORT_COUNT-1:0] eth_tx_ptp_clk;
wire [PORT_COUNT-1:0] eth_tx_ptp_rst;
wire [PORT_COUNT*PTP_TS_WIDTH-1:0] eth_tx_ptp_ts_96;
wire [PORT_COUNT-1:0] eth_tx_ptp_ts_step;
@ -782,6 +784,8 @@ mqnic_port_map_mac_axis_inst (
.mac_tx_clk({qsfp_1_tx_clk, qsfp_0_tx_clk}),
.mac_tx_rst({qsfp_1_tx_rst, qsfp_0_tx_rst}),
.mac_tx_ptp_clk(2'b00),
.mac_tx_ptp_rst(2'b00),
.mac_tx_ptp_ts_96({qsfp_1_tx_ptp_time_int, qsfp_0_tx_ptp_time_int}),
.mac_tx_ptp_ts_step(),
@ -820,6 +824,8 @@ mqnic_port_map_mac_axis_inst (
.tx_clk(eth_tx_clk),
.tx_rst(eth_tx_rst),
.tx_ptp_clk(eth_tx_ptp_clk),
.tx_ptp_rst(eth_tx_ptp_rst),
.tx_ptp_ts_96(eth_tx_ptp_ts_96),
.tx_ptp_ts_step(eth_tx_ptp_ts_step),
@ -1170,8 +1176,8 @@ core_inst (
.eth_tx_clk(eth_tx_clk),
.eth_tx_rst(eth_tx_rst),
.eth_tx_ptp_clk(0),
.eth_tx_ptp_rst(0),
.eth_tx_ptp_clk(eth_tx_ptp_clk),
.eth_tx_ptp_rst(eth_tx_ptp_rst),
.eth_tx_ptp_ts_96(eth_tx_ptp_ts_96),
.eth_tx_ptp_ts_step(eth_tx_ptp_ts_step),