FPGA/corundum
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Add OP_TABLE_SIZE parameter to testbenches

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Alex Forencich 2019-11-26 00:00:49 -08:00
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commit c5a0d05b47
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tb/test_pcie_us_axi_dma_256.py
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@ -65,6 +65,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20
TAG_WIDTH = 8
READ_OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs
clk = Signal(bool(0))

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tb/test_pcie_us_axi_dma_256.v
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@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8;
parameter READ_OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs
reg clk = 0;
@ -230,7 +231,8 @@ pcie_us_axi_dma #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH)
.TAG_WIDTH(TAG_WIDTH),
.READ_OP_TABLE_SIZE(READ_OP_TABLE_SIZE)
)
UUT (
.clk(clk),

1
tb/test_pcie_us_axi_dma_rd_128.py
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@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20
TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs
clk = Signal(bool(0))

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tb/test_pcie_us_axi_dma_rd_128.v
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@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs
reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH)
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
)
UUT (
.clk(clk),

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tb/test_pcie_us_axi_dma_rd_256.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20
TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs
clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_256.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs
reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH)
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
)
UUT (
.clk(clk),

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tb/test_pcie_us_axi_dma_rd_512.py
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@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20
TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs
clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_512.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs
reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH)
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
)
UUT (
.clk(clk),

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tb/test_pcie_us_axi_dma_rd_64.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20
TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs
clk = Signal(bool(0))

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tb/test_pcie_us_axi_dma_rd_64.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs
reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH)
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
)
UUT (
.clk(clk),