FPGA/corundum
1
0
Fork 0
mirror of https://github.com/corundum/corundum.git synced 2025-01-16 08:12:53 +08:00
Code Issues Projects Releases Wiki Activity

Add OP_TABLE_SIZE parameter to testbenches

Browse Source
This commit is contained in:
Alex Forencich 2019-11-26 00:00:49 -08:00
parent e7bd0a62f1
commit c5a0d05b47
10 changed files with 20 additions and 5 deletions
Show Stats Download Patch File Download Diff File Expand all files Collapse all files

1
tb/test_pcie_us_axi_dma_256.py
View File

@ -65,6 +65,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1 PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20 LEN_WIDTH = 20
TAG_WIDTH = 8 TAG_WIDTH = 8
READ_OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs # Inputs
clk = Signal(bool(0)) clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_256.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1; parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20; parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8; parameter TAG_WIDTH = 8;
parameter READ_OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs // Inputs
reg clk = 0; reg clk = 0;
@ -230,7 +231,8 @@ pcie_us_axi_dma #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT), .PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE), .PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH), .LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH) .TAG_WIDTH(TAG_WIDTH),
.READ_OP_TABLE_SIZE(READ_OP_TABLE_SIZE)
) )
UUT ( UUT (
.clk(clk), .clk(clk),

1
tb/test_pcie_us_axi_dma_rd_128.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1 PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20 LEN_WIDTH = 20
TAG_WIDTH = 8 TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs # Inputs
clk = Signal(bool(0)) clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_128.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1; parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20; parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8; parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs // Inputs
reg clk = 0; reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT), .PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE), .PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH), .LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH) .TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
) )
UUT ( UUT (
.clk(clk), .clk(clk),

1
tb/test_pcie_us_axi_dma_rd_256.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1 PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20 LEN_WIDTH = 20
TAG_WIDTH = 8 TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs # Inputs
clk = Signal(bool(0)) clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_256.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1; parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20; parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8; parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs // Inputs
reg clk = 0; reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT), .PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE), .PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH), .LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH) .TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
) )
UUT ( UUT (
.clk(clk), .clk(clk),

1
tb/test_pcie_us_axi_dma_rd_512.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1 PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20 LEN_WIDTH = 20
TAG_WIDTH = 8 TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs # Inputs
clk = Signal(bool(0)) clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_512.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1; parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20; parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8; parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs // Inputs
reg clk = 0; reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT), .PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE), .PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH), .LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH) .TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
) )
UUT ( UUT (
.clk(clk), .clk(clk),

1
tb/test_pcie_us_axi_dma_rd_64.py
View File

@ -64,6 +64,7 @@ def bench():
PCIE_EXT_TAG_ENABLE = 1 PCIE_EXT_TAG_ENABLE = 1
LEN_WIDTH = 20 LEN_WIDTH = 20
TAG_WIDTH = 8 TAG_WIDTH = 8
OP_TABLE_SIZE = PCIE_TAG_COUNT
# Inputs # Inputs
clk = Signal(bool(0)) clk = Signal(bool(0))

4
tb/test_pcie_us_axi_dma_rd_64.v
View File

@ -47,6 +47,7 @@ parameter PCIE_TAG_WIDTH = $clog2(PCIE_TAG_COUNT);
parameter PCIE_EXT_TAG_ENABLE = 1; parameter PCIE_EXT_TAG_ENABLE = 1;
parameter LEN_WIDTH = 20; parameter LEN_WIDTH = 20;
parameter TAG_WIDTH = 8; parameter TAG_WIDTH = 8;
parameter OP_TABLE_SIZE = PCIE_TAG_COUNT;
// Inputs // Inputs
reg clk = 0; reg clk = 0;
@ -178,7 +179,8 @@ pcie_us_axi_dma_rd #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT), .PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE), .PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH), .LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH) .TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(OP_TABLE_SIZE)
) )
UUT ( UUT (
.clk(clk), .clk(clk),