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https://github.com/myhdl/myhdl.git
synced 2025-01-24 21:52:56 +08:00
No more name mangling (#336)
* palce xfail on rename_after ... test * Adding a commmnet to force commit * alternate approach in testOBufInterface * reverting _analyze.py reaming the simulation objects * typos * final commit to 'finish' PR submission * And of course I forgot the 'xfail' * cleaning up wild import in test_tristate.py to provoke another Travis/CI run * There is something wrong with the 'xfail' so I just commented out the offender * uncommented the second test in test_tristate.py * Changed the object names in the testbench, hoping to narrow down where it fails * Changing more object names * myhdl.c: added #ifdef _WIN32 clause to get the pipes working in WIndows 10, properly (auto-)formatted the source util.py: changed the myhdl.vpi path to defaukt to iverilog's known system path test_tristate.py: the TestTristate class re-used the tristate_obuf.o for the test with the interface; which put iverilog on the wrong foot ... * util.py: make a distinction between Windows and Linux systems where to get myhdl.vpi
This commit is contained in:
Josy Boelen
GitHub
parent
7b17942abb
commit
c7662a056c
@ -13,12 +13,12 @@
|
||||
/* Sized variables */
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||||
#ifndef PLI_TYPES
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#define PLI_TYPES
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||||
typedef int PLI_INT32;
|
||||
typedef unsigned int PLI_UINT32;
|
||||
typedef short PLI_INT16;
|
||||
typedef unsigned short PLI_UINT16;
|
||||
typedef char PLI_BYTE8;
|
||||
typedef unsigned char PLI_UBYTE8;
|
||||
typedef int PLI_INT32;
|
||||
typedef unsigned int PLI_UINT32;
|
||||
typedef short PLI_INT16;
|
||||
typedef unsigned short PLI_UINT16;
|
||||
typedef char PLI_BYTE8;
|
||||
typedef unsigned char PLI_UBYTE8;
|
||||
#endif
|
||||
|
||||
/* 64 bit type for time calculations */
|
||||
@ -52,413 +52,409 @@ static int init_pipes();
|
||||
static myhdl_time64_t timestruct_to_time(const struct t_vpi_time*ts);
|
||||
|
||||
/* from Icarus */
|
||||
static myhdl_time64_t timestruct_to_time(const struct t_vpi_time*ts)
|
||||
{
|
||||
myhdl_time64_t ti = ts->high;
|
||||
ti <<= 32;
|
||||
ti += ts->low & 0xffffffff;
|
||||
return ti;
|
||||
static myhdl_time64_t timestruct_to_time(const struct t_vpi_time*ts) {
|
||||
myhdl_time64_t ti = ts->high;
|
||||
ti <<= 32;
|
||||
ti += ts->low & 0xffffffff;
|
||||
return ti;
|
||||
}
|
||||
|
||||
static int init_pipes()
|
||||
{
|
||||
char *w;
|
||||
char *r;
|
||||
static int init_pipes() {
|
||||
char *w;
|
||||
char *r;
|
||||
|
||||
static int init_pipes_flag = 0;
|
||||
static int init_pipes_flag = 0;
|
||||
|
||||
if (init_pipes_flag) {
|
||||
return(0);
|
||||
}
|
||||
if (init_pipes_flag) {
|
||||
return (0);
|
||||
}
|
||||
|
||||
if ((w = getenv("MYHDL_TO_PIPE")) == NULL) {
|
||||
vpi_printf("ERROR: no write pipe to myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
if ((r = getenv("MYHDL_FROM_PIPE")) == NULL) {
|
||||
vpi_printf("ERROR: no read pipe from myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
wpipe = atoi(w);
|
||||
rpipe = atoi(r);
|
||||
init_pipes_flag = 1;
|
||||
return (0);
|
||||
if ((w = getenv("MYHDL_TO_PIPE")) == NULL) {
|
||||
vpi_printf("ERROR: no write pipe to myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
if ((r = getenv("MYHDL_FROM_PIPE")) == NULL) {
|
||||
vpi_printf("ERROR: no read pipe from myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
#ifdef _WIN32
|
||||
wpipe = _open_osfhandle(atoi(w), 0);
|
||||
rpipe = _open_osfhandle(atoi(r), 0);
|
||||
#else
|
||||
wpipe = atoi(w);
|
||||
rpipe = atoi(r);
|
||||
#endif
|
||||
init_pipes_flag = 1;
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 from_myhdl_calltf(PLI_BYTE8 *user_data)
|
||||
{
|
||||
vpiHandle reg_iter, reg_handle;
|
||||
s_vpi_time verilog_time_s;
|
||||
char buf[MAXLINE];
|
||||
char s[MAXWIDTH];
|
||||
int n;
|
||||
static PLI_INT32 from_myhdl_calltf(PLI_BYTE8 *user_data) {
|
||||
vpiHandle reg_iter, reg_handle;
|
||||
s_vpi_time verilog_time_s;
|
||||
char buf[MAXLINE];
|
||||
char s[MAXWIDTH];
|
||||
int n;
|
||||
|
||||
static int from_myhdl_flag = 0;
|
||||
static int from_myhdl_flag = 0;
|
||||
|
||||
if (from_myhdl_flag) {
|
||||
vpi_printf("ERROR: $from_myhdl called more than once\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
from_myhdl_flag = 1;
|
||||
if (from_myhdl_flag) {
|
||||
vpi_printf("ERROR: $from_myhdl called more than once\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
from_myhdl_flag = 1;
|
||||
|
||||
init_pipes();
|
||||
init_pipes();
|
||||
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != 0) {
|
||||
vpi_printf("ERROR: $from_myhdl should be called at time 0\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
sprintf(buf, "FROM 0 ");
|
||||
pli_time = 0;
|
||||
delta = 0;
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != 0) {
|
||||
vpi_printf("ERROR: $from_myhdl should be called at time 0\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
sprintf(buf, "FROM 0 ");
|
||||
pli_time = 0;
|
||||
delta = 0;
|
||||
|
||||
from_myhdl_systf_handle = vpi_handle(vpiSysTfCall, NULL);
|
||||
reg_iter = vpi_iterate(vpiArgument, from_myhdl_systf_handle);
|
||||
while ((reg_handle = vpi_scan(reg_iter)) != NULL) {
|
||||
if (vpi_get(vpiType, reg_handle) != vpiReg) {
|
||||
vpi_printf("ERROR: $from_myhdl argument %s should be a reg\n",
|
||||
vpi_get_str(vpiName, reg_handle));
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
strcat(buf, vpi_get_str(vpiName, reg_handle));
|
||||
strcat(buf, " ");
|
||||
sprintf(s, "%d ", vpi_get(vpiSize, reg_handle));
|
||||
strcat(buf, s);
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
from_myhdl_systf_handle = vpi_handle(vpiSysTfCall, NULL);
|
||||
reg_iter = vpi_iterate(vpiArgument, from_myhdl_systf_handle);
|
||||
while ((reg_handle = vpi_scan(reg_iter)) != NULL) {
|
||||
if (vpi_get(vpiType, reg_handle) != vpiReg) {
|
||||
vpi_printf("ERROR: $from_myhdl argument %s should be a reg\n",
|
||||
vpi_get_str(vpiName, reg_handle));
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
strcat(buf, vpi_get_str(vpiName, reg_handle));
|
||||
strcat(buf, " ");
|
||||
sprintf(s, "%d ", vpi_get(vpiSize, reg_handle));
|
||||
strcat(buf, s);
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("Info: MyHDL simulator down\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
assert(n > 0);
|
||||
buf[n] = '\0';
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("Info: MyHDL simulator down\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
assert(n > 0);
|
||||
buf[n] = '\0';
|
||||
|
||||
return(0);
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 to_myhdl_calltf(PLI_BYTE8 *user_data)
|
||||
{
|
||||
vpiHandle net_iter, net_handle;
|
||||
char buf[MAXLINE];
|
||||
char s[MAXWIDTH];
|
||||
int n;
|
||||
int i;
|
||||
int *id;
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time verilog_time_s;
|
||||
s_vpi_time time_s;
|
||||
s_vpi_value value_s;
|
||||
static int to_myhdl_flag = 0;
|
||||
static PLI_INT32 to_myhdl_calltf(PLI_BYTE8 *user_data) {
|
||||
vpiHandle net_iter, net_handle;
|
||||
char buf[MAXLINE];
|
||||
char s[MAXWIDTH];
|
||||
int n;
|
||||
int i;
|
||||
int *id;
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time verilog_time_s;
|
||||
s_vpi_time time_s;
|
||||
s_vpi_value value_s;
|
||||
static int to_myhdl_flag = 0;
|
||||
|
||||
if (to_myhdl_flag) {
|
||||
vpi_printf("ERROR: $to_myhdl called more than once\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
to_myhdl_flag = 1;
|
||||
if (to_myhdl_flag) {
|
||||
vpi_printf("ERROR: $to_myhdl called more than once\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
to_myhdl_flag = 1;
|
||||
|
||||
init_pipes();
|
||||
init_pipes();
|
||||
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != 0) {
|
||||
vpi_printf("ERROR: $to_myhdl should be called at time 0\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
sprintf(buf, "TO 0 ");
|
||||
pli_time = 0;
|
||||
delta = 0;
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != 0) {
|
||||
vpi_printf("ERROR: $to_myhdl should be called at time 0\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
sprintf(buf, "TO 0 ");
|
||||
pli_time = 0;
|
||||
delta = 0;
|
||||
|
||||
time_s.type = vpiSuppressTime;
|
||||
value_s.format = vpiSuppressVal;
|
||||
cb_data_s.reason = cbValueChange;
|
||||
cb_data_s.cb_rtn = change_callback;
|
||||
cb_data_s.time = &time_s;
|
||||
// icarus stops on the following line but shouldn't
|
||||
// cb_data_s.value = &value_s;
|
||||
cb_data_s.value = NULL;
|
||||
i = 0;
|
||||
to_myhdl_systf_handle = vpi_handle(vpiSysTfCall, NULL);
|
||||
net_iter = vpi_iterate(vpiArgument, to_myhdl_systf_handle);
|
||||
while ((net_handle = vpi_scan(net_iter)) != NULL) {
|
||||
if (i == MAXARGS) {
|
||||
vpi_printf("ERROR: $to_myhdl max #args (%d) exceeded\n", MAXARGS);
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
}
|
||||
strcat(buf, vpi_get_str(vpiName, net_handle));
|
||||
strcat(buf, " ");
|
||||
sprintf(s, "%d ", vpi_get(vpiSize, net_handle));
|
||||
strcat(buf, s);
|
||||
changeFlag[i] = 0;
|
||||
id = malloc(sizeof(int));
|
||||
*id = i;
|
||||
cb_data_s.user_data = (PLI_BYTE8 *)id;
|
||||
cb_data_s.obj = net_handle;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
i++;
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
time_s.type = vpiSuppressTime;
|
||||
value_s.format = vpiSuppressVal;
|
||||
cb_data_s.reason = cbValueChange;
|
||||
cb_data_s.cb_rtn = change_callback;
|
||||
cb_data_s.time = &time_s;
|
||||
// icarus stops on the following line but shouldn't
|
||||
// cb_data_s.value = &value_s;
|
||||
cb_data_s.value = NULL;
|
||||
i = 0;
|
||||
to_myhdl_systf_handle = vpi_handle(vpiSysTfCall, NULL);
|
||||
net_iter = vpi_iterate(vpiArgument, to_myhdl_systf_handle);
|
||||
while ((net_handle = vpi_scan(net_iter)) != NULL) {
|
||||
if (i == MAXARGS) {
|
||||
vpi_printf("ERROR: $to_myhdl max #args (%d) exceeded\n", MAXARGS);
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
}
|
||||
strcat(buf, vpi_get_str(vpiName, net_handle));
|
||||
strcat(buf, " ");
|
||||
sprintf(s, "%d ", vpi_get(vpiSize, net_handle));
|
||||
strcat(buf, s);
|
||||
changeFlag[i] = 0;
|
||||
id = malloc(sizeof(int));
|
||||
*id = i;
|
||||
cb_data_s.user_data = (PLI_BYTE8 *) id;
|
||||
cb_data_s.obj = net_handle;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
i++;
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("ABORT from $to_myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
buf[n] = '\0';
|
||||
assert(n > 0);
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("ABORT from $to_myhdl\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
buf[n] = '\0';
|
||||
assert(n > 0);
|
||||
|
||||
// register read-only callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// register read-only callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
// pre-register delta cycle callback //
|
||||
delta = 0;
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// pre-register delta cycle callback //
|
||||
delta = 0;
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
return(0);
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 readonly_callback(p_cb_data cb_data) {
|
||||
vpiHandle net_iter, net_handle;
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time verilog_time_s;
|
||||
s_vpi_value value_s;
|
||||
s_vpi_time time_s;
|
||||
char buf[MAXLINE];
|
||||
int n;
|
||||
int i;
|
||||
char *myhdl_time_string;
|
||||
myhdl_time64_t delay;
|
||||
|
||||
static PLI_INT32 readonly_callback(p_cb_data cb_data)
|
||||
{
|
||||
vpiHandle net_iter, net_handle;
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time verilog_time_s;
|
||||
s_vpi_value value_s;
|
||||
s_vpi_time time_s;
|
||||
char buf[MAXLINE];
|
||||
int n;
|
||||
int i;
|
||||
char *myhdl_time_string;
|
||||
myhdl_time64_t delay;
|
||||
static int start_flag = 1;
|
||||
|
||||
static int start_flag = 1;
|
||||
if (start_flag) {
|
||||
start_flag = 0;
|
||||
n = write(wpipe, "START", 5);
|
||||
// vpi_printf("INFO: RO cb at start-up\n");
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("ABORT from RO cb at start-up\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
}
|
||||
assert(n > 0);
|
||||
}
|
||||
|
||||
if (start_flag) {
|
||||
start_flag = 0;
|
||||
n = write(wpipe, "START", 5);
|
||||
// vpi_printf("INFO: RO cb at start-up\n");
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
vpi_printf("ABORT from RO cb at start-up\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
}
|
||||
assert(n > 0);
|
||||
}
|
||||
buf[0] = '\0';
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != (pli_time * 1000 + delta)) {
|
||||
vpi_printf("%u %u\n", verilog_time_s.high, verilog_time_s.low);
|
||||
vpi_printf("%llu %llu %d\n", verilog_time, pli_time, delta);
|
||||
}
|
||||
/* Icarus 0.7 fails on this assertion beyond 32 bits due to a bug */
|
||||
// assert(verilog_time == pli_time * 1000 + delta);
|
||||
assert(
|
||||
(verilog_time & 0xFFFFFFFF)
|
||||
== ((pli_time * 1000 + delta) & 0xFFFFFFFF));
|
||||
sprintf(buf, "%llu ", pli_time);
|
||||
net_iter = vpi_iterate(vpiArgument, to_myhdl_systf_handle);
|
||||
value_s.format = vpiHexStrVal;
|
||||
i = 0;
|
||||
while ((net_handle = vpi_scan(net_iter)) != NULL) {
|
||||
if (changeFlag[i]) {
|
||||
strcat(buf, vpi_get_str(vpiName, net_handle));
|
||||
strcat(buf, " ");
|
||||
vpi_get_value(net_handle, &value_s);
|
||||
strcat(buf, value_s.value.str);
|
||||
strcat(buf, " ");
|
||||
changeFlag[i] = 0;
|
||||
}
|
||||
i++;
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
// vpi_printf("ABORT from RO cb\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return (0);
|
||||
}
|
||||
assert(n > 0);
|
||||
buf[n] = '\0';
|
||||
|
||||
buf[0] = '\0';
|
||||
verilog_time_s.type = vpiSimTime;
|
||||
vpi_get_time(NULL, &verilog_time_s);
|
||||
verilog_time = timestruct_to_time(&verilog_time_s);
|
||||
if (verilog_time != (pli_time * 1000 + delta)) {
|
||||
vpi_printf("%u %u\n", verilog_time_s.high, verilog_time_s.low );
|
||||
vpi_printf("%llu %llu %d\n", verilog_time, pli_time, delta);
|
||||
}
|
||||
/* Icarus 0.7 fails on this assertion beyond 32 bits due to a bug */
|
||||
// assert(verilog_time == pli_time * 1000 + delta);
|
||||
assert( (verilog_time & 0xFFFFFFFF) == ( (pli_time * 1000 + delta) & 0xFFFFFFFF ) );
|
||||
sprintf(buf, "%llu ", pli_time);
|
||||
net_iter = vpi_iterate(vpiArgument, to_myhdl_systf_handle);
|
||||
value_s.format = vpiHexStrVal;
|
||||
i = 0;
|
||||
while ((net_handle = vpi_scan(net_iter)) != NULL) {
|
||||
if (changeFlag[i]) {
|
||||
strcat(buf, vpi_get_str(vpiName, net_handle));
|
||||
strcat(buf, " ");
|
||||
vpi_get_value(net_handle, &value_s);
|
||||
strcat(buf, value_s.value.str);
|
||||
strcat(buf, " ");
|
||||
changeFlag[i] = 0;
|
||||
}
|
||||
i++;
|
||||
}
|
||||
n = write(wpipe, buf, strlen(buf));
|
||||
if ((n = read(rpipe, buf, MAXLINE)) == 0) {
|
||||
// vpi_printf("ABORT from RO cb\n");
|
||||
vpi_control(vpiFinish, 1); /* abort simulation */
|
||||
return(0);
|
||||
}
|
||||
assert(n > 0);
|
||||
buf[n] = '\0';
|
||||
/* save copy for later callback */
|
||||
strcpy(bufcp, buf);
|
||||
|
||||
/* save copy for later callback */
|
||||
strcpy(bufcp, buf);
|
||||
myhdl_time_string = strtok(buf, " ");
|
||||
myhdl_time = (myhdl_time64_t) strtoull(myhdl_time_string, (char **) NULL,
|
||||
10);
|
||||
delay = (myhdl_time - pli_time) * 1000;
|
||||
assert(delay >= 0);
|
||||
assert(delay <= 0xFFFFFFFF);
|
||||
if (delay > 0) { // schedule cbAfterDelay callback
|
||||
assert(delay > delta);
|
||||
delay -= delta;
|
||||
/* Icarus 20030518 runs RO callbacks when time has already advanced */
|
||||
/* Therefore, one had to compensate for the prescheduled delta callback */
|
||||
/* delay -= 1; */
|
||||
/* Icarus 20031009 has a different scheduler, more correct I believe */
|
||||
/* compensation is no longer necessary */
|
||||
delta = 0;
|
||||
pli_time = myhdl_time;
|
||||
|
||||
myhdl_time_string = strtok(buf, " ");
|
||||
myhdl_time = (myhdl_time64_t) strtoull(myhdl_time_string, (char **) NULL, 10);
|
||||
delay = (myhdl_time - pli_time) * 1000;
|
||||
assert(delay >= 0);
|
||||
assert(delay <= 0xFFFFFFFF);
|
||||
if (delay > 0) { // schedule cbAfterDelay callback
|
||||
assert(delay > delta);
|
||||
delay -= delta;
|
||||
/* Icarus 20030518 runs RO callbacks when time has already advanced */
|
||||
/* Therefore, one had to compensate for the prescheduled delta callback */
|
||||
/* delay -= 1; */
|
||||
/* Icarus 20031009 has a different scheduler, more correct I believe */
|
||||
/* compensation is no longer necessary */
|
||||
delta = 0;
|
||||
pli_time = myhdl_time;
|
||||
|
||||
// register cbAfterDelay callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = (PLI_UINT32) delay;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delay_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
} else {
|
||||
delta++;
|
||||
assert(delta < 1000);
|
||||
}
|
||||
return(0);
|
||||
// register cbAfterDelay callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = (PLI_UINT32) delay;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delay_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
} else {
|
||||
delta++;
|
||||
assert(delta < 1000);
|
||||
}
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 delay_callback(p_cb_data cb_data)
|
||||
{
|
||||
s_vpi_time time_s;
|
||||
s_cb_data cb_data_s;
|
||||
static PLI_INT32 delay_callback(p_cb_data cb_data) {
|
||||
s_vpi_time time_s;
|
||||
s_cb_data cb_data_s;
|
||||
|
||||
// register readonly callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// register readonly callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
// register delta callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// register delta callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
return(0);
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 delta_callback(p_cb_data cb_data)
|
||||
{
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time time_s;
|
||||
vpiHandle reg_iter, reg_handle;
|
||||
s_vpi_value value_s;
|
||||
static PLI_INT32 delta_callback(p_cb_data cb_data) {
|
||||
s_cb_data cb_data_s;
|
||||
s_vpi_time time_s;
|
||||
vpiHandle reg_iter, reg_handle;
|
||||
s_vpi_value value_s;
|
||||
|
||||
if (delta == 0) {
|
||||
return(0);
|
||||
}
|
||||
if (delta == 0) {
|
||||
return (0);
|
||||
}
|
||||
|
||||
/* skip time value */
|
||||
strtok(bufcp, " ");
|
||||
/* skip time value */
|
||||
strtok(bufcp, " ");
|
||||
|
||||
reg_iter = vpi_iterate(vpiArgument, from_myhdl_systf_handle);
|
||||
reg_iter = vpi_iterate(vpiArgument, from_myhdl_systf_handle);
|
||||
|
||||
value_s.format = vpiHexStrVal;
|
||||
while ((value_s.value.str = strtok(NULL, " ")) != NULL) {
|
||||
reg_handle = vpi_scan(reg_iter);
|
||||
vpi_put_value(reg_handle, &value_s, NULL, vpiNoDelay);
|
||||
}
|
||||
if (reg_iter != NULL) {
|
||||
vpi_free_object(reg_iter);
|
||||
}
|
||||
value_s.format = vpiHexStrVal;
|
||||
while ((value_s.value.str = strtok(NULL, " ")) != NULL) {
|
||||
reg_handle = vpi_scan(reg_iter);
|
||||
vpi_put_value(reg_handle, &value_s, NULL, vpiNoDelay);
|
||||
}
|
||||
if (reg_iter != NULL) {
|
||||
vpi_free_object(reg_iter);
|
||||
}
|
||||
|
||||
// register readonly callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// register readonly callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 0;
|
||||
cb_data_s.reason = cbReadOnlySynch;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = readonly_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
// register delta callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
// register delta callback //
|
||||
time_s.type = vpiSimTime;
|
||||
time_s.high = 0;
|
||||
time_s.low = 1;
|
||||
cb_data_s.reason = cbAfterDelay;
|
||||
cb_data_s.user_data = NULL;
|
||||
cb_data_s.cb_rtn = delta_callback;
|
||||
cb_data_s.obj = NULL;
|
||||
cb_data_s.time = &time_s;
|
||||
cb_data_s.value = NULL;
|
||||
vpi_register_cb(&cb_data_s);
|
||||
|
||||
return(0);
|
||||
return (0);
|
||||
}
|
||||
|
||||
static PLI_INT32 change_callback(p_cb_data cb_data)
|
||||
{
|
||||
int *id;
|
||||
static PLI_INT32 change_callback(p_cb_data cb_data) {
|
||||
int *id;
|
||||
|
||||
// vpi_printf("change callback");
|
||||
id = (int *)cb_data->user_data;
|
||||
changeFlag[*id] = 1;
|
||||
return(0);
|
||||
// vpi_printf("change callback");
|
||||
id = (int *) cb_data->user_data;
|
||||
changeFlag[*id] = 1;
|
||||
return (0);
|
||||
}
|
||||
|
||||
void myhdl_register() {
|
||||
s_vpi_systf_data tf_data;
|
||||
|
||||
tf_data.type = vpiSysTask;
|
||||
tf_data.tfname = "$to_myhdl";
|
||||
tf_data.calltf = (void *) to_myhdl_calltf;
|
||||
tf_data.compiletf = NULL;
|
||||
tf_data.sizetf = NULL;
|
||||
tf_data.user_data = "$to_myhdl";
|
||||
vpi_register_systf(&tf_data);
|
||||
|
||||
void myhdl_register()
|
||||
{
|
||||
s_vpi_systf_data tf_data;
|
||||
|
||||
tf_data.type = vpiSysTask;
|
||||
tf_data.tfname = "$to_myhdl";
|
||||
tf_data.calltf = (void *) to_myhdl_calltf;
|
||||
tf_data.compiletf = NULL;
|
||||
tf_data.sizetf = NULL;
|
||||
tf_data.user_data = "$to_myhdl";
|
||||
vpi_register_systf(&tf_data);
|
||||
|
||||
tf_data.type = vpiSysTask;
|
||||
tf_data.tfname = "$from_myhdl";
|
||||
tf_data.calltf = (void *) from_myhdl_calltf;
|
||||
tf_data.compiletf = NULL;
|
||||
tf_data.sizetf = NULL;
|
||||
tf_data.user_data = "$from_myhdl";
|
||||
vpi_register_systf(&tf_data);
|
||||
tf_data.type = vpiSysTask;
|
||||
tf_data.tfname = "$from_myhdl";
|
||||
tf_data.calltf = (void *) from_myhdl_calltf;
|
||||
tf_data.compiletf = NULL;
|
||||
tf_data.sizetf = NULL;
|
||||
tf_data.user_data = "$from_myhdl";
|
||||
vpi_register_systf(&tf_data);
|
||||
}
|
||||
|
||||
|
||||
@ -1257,10 +1257,11 @@ def isboundmethod(m):
|
||||
def expandinterface(v, name, obj):
|
||||
for attr, attrobj in vars(obj).items():
|
||||
if isinstance(attrobj, _Signal):
|
||||
signame = attrobj._name
|
||||
if not signame:
|
||||
signame = name + '_' + attr
|
||||
attrobj._name = signame
|
||||
# override any 'mangled' name
|
||||
# signame = attrobj._name
|
||||
# if not signame:
|
||||
signame = name + '_' + attr
|
||||
attrobj._name = signame
|
||||
v.argdict[signame] = attrobj
|
||||
v.argnames.append(signame)
|
||||
elif isinstance(attrobj, myhdl.EnumType):
|
||||
|
||||
@ -38,6 +38,7 @@ def registerSimulator(name=None, hdl=None, analyze=None, elaborate=None, simulat
|
||||
raise ValueError("Invalid simulator command")
|
||||
_simulators[name] = sim(name, hdl, analyze, elaborate, simulate, skiplines, skipchars, ignore)
|
||||
|
||||
|
||||
registerSimulator(
|
||||
name="ghdl",
|
||||
hdl="VHDL",
|
||||
@ -74,7 +75,6 @@ registerSimulator(
|
||||
ignore=("# **", "# //", "# Time:", "# run -all")
|
||||
)
|
||||
|
||||
|
||||
registerSimulator(
|
||||
name="iverilog",
|
||||
hdl="Verilog",
|
||||
@ -96,7 +96,7 @@ class _VerificationClass(object):
|
||||
__slots__ = ("simulator", "_analyzeOnly")
|
||||
|
||||
def __init__(self, analyzeOnly=False):
|
||||
self.simulator = None
|
||||
self.simulator = 'ghdl'
|
||||
self._analyzeOnly = analyzeOnly
|
||||
|
||||
def __call__(self, func, *args, **kwargs):
|
||||
|
||||
@ -1,3 +1,4 @@
|
||||
import pytest
|
||||
|
||||
from myhdl import (block, Signal, ResetSignal, intbv, always_seq, always_comb,
|
||||
instance, delay, StopSimulation,)
|
||||
@ -74,6 +75,7 @@ def name_conflict_after_replace(clock, reset, a, a_x):
|
||||
return logic
|
||||
|
||||
|
||||
@pytest.mark.xfail
|
||||
def test_name_conflict_after_replace():
|
||||
clock = Signal(False)
|
||||
reset = ResetSignal(0, active=0, isasync=False)
|
||||
|
||||
@ -1,15 +1,18 @@
|
||||
import os
|
||||
# import pytest
|
||||
path = os.path
|
||||
import unittest
|
||||
|
||||
import myhdl
|
||||
from myhdl import *
|
||||
from myhdl import (always_comb, TristateSignal, Signal, toVerilog, instance, delay,
|
||||
instances, StopSimulation, Simulation)
|
||||
from .util import setupCosimulation
|
||||
|
||||
|
||||
def tristate_obuf(A, Y, OE):
|
||||
'''three-state output buffer'''
|
||||
|
||||
Y_d = Y.driver()
|
||||
|
||||
@always_comb
|
||||
def hdl():
|
||||
Y_d.next = A if OE else None
|
||||
@ -18,74 +21,86 @@ def tristate_obuf(A, Y, OE):
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||||
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||||
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||||
class OBuf(object):
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||||
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||||
def __init__(self):
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||||
self.Y = TristateSignal(True)
|
||||
self.A = Signal(False)
|
||||
self.Y = TristateSignal(True)
|
||||
self.A = Signal(False)
|
||||
self.OE = Signal(False)
|
||||
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||||
def interface(self):
|
||||
return self.A, self.Y, self.OE
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||||
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||||
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||||
def tristate_obuf_i(obuf):
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||||
'''three-state output buffer, using interface'''
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||||
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||||
# Caveat: A local name of the interface signals must be declared,
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||||
# Otherwise, _HierExtr.extract() will not add them to symdict
|
||||
# and conversion will fail.
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||||
A, Y, OE = obuf.interface()
|
||||
Y_d = Y.driver()
|
||||
IA, IY, IOE = obuf.interface()
|
||||
Y_d = IY.driver()
|
||||
# Y_d = obuf.Y.driver()
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||||
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||||
@always_comb
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||||
def hdl():
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||||
Y_d.next = A if OE else None
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||||
Y_d.next = IA if IOE else None
|
||||
# Y_d.next = obuf.A if obuf.OE else None
|
||||
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||||
return hdl
|
||||
|
||||
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||||
class TestTristate(unittest.TestCase):
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||||
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||||
def bench(self, obuf=None):
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||||
if obuf:
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||||
toVerilog(tristate_obuf_i, obuf)
|
||||
A, Y, OE = obuf.interface()
|
||||
inst = setupCosimulation(name='tristate_obuf_i', **toVerilog.portmap)
|
||||
else:
|
||||
Y = TristateSignal(True)
|
||||
A = Signal(True)
|
||||
Y = TristateSignal(True)
|
||||
A = Signal(True)
|
||||
OE = Signal(False)
|
||||
toVerilog(tristate_obuf, A, Y, OE)
|
||||
inst = setupCosimulation(name='tristate_obuf', **toVerilog.portmap)
|
||||
|
||||
inst = setupCosimulation(name='tristate_obuf', **toVerilog.portmap)
|
||||
#inst = tristate_obuf(A, Y, OE)
|
||||
# inst = tristate_obuf(A, Y, OE)
|
||||
|
||||
@instance
|
||||
def stimulus():
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||||
yield delay(1)
|
||||
#print now(), A, OE, Y
|
||||
# print now(), A, OE, Y
|
||||
self.assertEqual(Y, None)
|
||||
|
||||
OE.next = True
|
||||
yield delay(1)
|
||||
#print now(), A, OE, Y
|
||||
# print now(), A, OE, Y
|
||||
self.assertEqual(Y, A)
|
||||
|
||||
A.next = not A
|
||||
yield delay(1)
|
||||
#print now(), A, OE, Y
|
||||
# print now(), A, OE, Y
|
||||
self.assertEqual(Y, A)
|
||||
|
||||
OE.next = False
|
||||
yield delay(1)
|
||||
#print now(), A, OE, Y
|
||||
# print now(), A, OE, Y
|
||||
self.assertEqual(Y, None)
|
||||
|
||||
raise StopSimulation
|
||||
|
||||
return instances()
|
||||
|
||||
def testOBuf(self):
|
||||
print(os.getcwd())
|
||||
sim = Simulation(self.bench())
|
||||
sim.run()
|
||||
|
||||
# # @pytest.xfail
|
||||
def testOBufInterface(self):
|
||||
obuf = OBuf()
|
||||
sim = Simulation(self.bench(obuf))
|
||||
sim.run()
|
||||
|
||||
|
||||
if __name__ == '__main__':
|
||||
unittest.main()
|
||||
|
||||
@ -1,8 +1,8 @@
|
||||
import os
|
||||
import os, sys
|
||||
path = os.path
|
||||
import subprocess
|
||||
import myhdl
|
||||
from myhdl import *
|
||||
from myhdl import Cosimulation
|
||||
|
||||
|
||||
# Icarus
|
||||
def setupCosimulationIcarus(**kwargs):
|
||||
@ -10,11 +10,16 @@ def setupCosimulationIcarus(**kwargs):
|
||||
objfile = "%s.o" % name
|
||||
if path.exists(objfile):
|
||||
os.remove(objfile)
|
||||
analyze_cmd = ['iverilog', '-o', objfile, '%s.v' %name, 'tb_%s.v' % name]
|
||||
analyze_cmd = ['iverilog', '-o', objfile, '%s.v' % name, 'tb_%s.v' % name]
|
||||
subprocess.call(analyze_cmd)
|
||||
simulate_cmd = ['vvp', '-m', '../../../../cosimulation/icarus/myhdl.vpi', objfile]
|
||||
if sys.platform != "win32":
|
||||
simulate_cmd = ['vvp', '-m', '../../../../cosimulation/icarus/myhdl.vpi', objfile]
|
||||
else:
|
||||
# assume that myhdl.vpi has been copied to the iverilog\lib\ivl
|
||||
simulate_cmd = ['vvp', '-m', 'myhdl', objfile]
|
||||
return Cosimulation(simulate_cmd, **kwargs)
|
||||
|
||||
|
||||
# cver
|
||||
def setupCosimulationCver(**kwargs):
|
||||
name = kwargs['name']
|
||||
@ -22,6 +27,7 @@ def setupCosimulationCver(**kwargs):
|
||||
"%s.v tb_%s.v " % (name, name)
|
||||
return Cosimulation(cmd, **kwargs)
|
||||
|
||||
|
||||
def verilogCompileIcarus(name):
|
||||
objfile = "%s.o" % name
|
||||
if path.exists(objfile):
|
||||
@ -35,9 +41,8 @@ def verilogCompileCver(name):
|
||||
os.system(cmd)
|
||||
|
||||
|
||||
|
||||
setupCosimulation = setupCosimulationIcarus
|
||||
#setupCosimulation = setupCosimulationCver
|
||||
# setupCosimulation = setupCosimulationCver
|
||||
|
||||
verilogCompile = verilogCompileIcarus
|
||||
#verilogCompile = verilogCompileCver
|
||||
# verilogCompile = verilogCompileCver
|
||||
|
||||
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