From 3dbb3755af1b4cbd94c595740bf3c2293db3f2ec Mon Sep 17 00:00:00 2001
From: aolofsson <andreas@zeroasic.com>
Date: Tue, 27 Jul 2021 22:24:40 -0400
Subject: [PATCH] Adding asiclib -Represent set of cells that need hard coded
 cells or hard coded gate level designs.

---
 asiclib/hdl/asic_and2.v      | 16 +++++++++++++++
 asiclib/hdl/asic_and3.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_and4.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_antenna.v   | 13 ++++++++++++
 asiclib/hdl/asic_ao21.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_ao211.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_ao22.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_ao221.v     | 19 ++++++++++++++++++
 asiclib/hdl/asic_ao222.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_ao31.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_ao311.v     | 19 ++++++++++++++++++
 asiclib/hdl/asic_ao32.v      | 19 ++++++++++++++++++
 asiclib/hdl/asic_ao33.v      | 20 ++++++++++++++++++
 asiclib/hdl/asic_aoi21.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_aoi211.v    | 18 +++++++++++++++++
 asiclib/hdl/asic_aoi22.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_aoi221.v    | 19 ++++++++++++++++++
 asiclib/hdl/asic_aoi222.v    | 20 ++++++++++++++++++
 asiclib/hdl/asic_aoi31.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_aoi311.v    | 19 ++++++++++++++++++
 asiclib/hdl/asic_aoi32.v     | 19 ++++++++++++++++++
 asiclib/hdl/asic_aoi33.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_buf.v       | 15 ++++++++++++++
 asiclib/hdl/asic_clkand2.v   | 16 +++++++++++++++
 asiclib/hdl/asic_clkbuf.v    | 15 ++++++++++++++
 asiclib/hdl/asic_clkicgand.v | 23 +++++++++++++++++++++
 asiclib/hdl/asic_clkicgor.v  | 23 +++++++++++++++++++++
 asiclib/hdl/asic_clkinv.v    | 15 ++++++++++++++
 asiclib/hdl/asic_clkmux2.v   | 18 +++++++++++++++++
 asiclib/hdl/asic_clknand2.v  | 16 +++++++++++++++
 asiclib/hdl/asic_clknor2.v   | 16 +++++++++++++++
 asiclib/hdl/asic_clkor2.v    | 16 +++++++++++++++
 asiclib/hdl/asic_clkxor2.v   | 16 +++++++++++++++
 asiclib/hdl/asic_csa32.v     | 39 ++++++++++++++++++++++++++++++++++++
 asiclib/hdl/asic_csa42.v     | 23 +++++++++++++++++++++
 asiclib/hdl/asic_decap.v     | 13 ++++++++++++
 asiclib/hdl/asic_delay.v     | 15 ++++++++++++++
 asiclib/hdl/asic_dffnq.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_dffq.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_dffqn.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_dffrq.v     | 22 ++++++++++++++++++++
 asiclib/hdl/asic_dffrqn.v    | 22 ++++++++++++++++++++
 asiclib/hdl/asic_dffsq.v     | 22 ++++++++++++++++++++
 asiclib/hdl/asic_dffsqn.v    | 22 ++++++++++++++++++++
 asiclib/hdl/asic_dmux2.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_dmux3.v     | 23 +++++++++++++++++++++
 asiclib/hdl/asic_dmux4.v     | 26 ++++++++++++++++++++++++
 asiclib/hdl/asic_dmux5.v     | 29 +++++++++++++++++++++++++++
 asiclib/hdl/asic_dmux6.v     | 32 +++++++++++++++++++++++++++++
 asiclib/hdl/asic_dmux7.v     | 35 ++++++++++++++++++++++++++++++++
 asiclib/hdl/asic_dmux8.v     | 38 +++++++++++++++++++++++++++++++++++
 asiclib/hdl/asic_dsync.v     | 27 +++++++++++++++++++++++++
 asiclib/hdl/asic_footer.v    | 18 +++++++++++++++++
 asiclib/hdl/asic_header.v    | 18 +++++++++++++++++
 asiclib/hdl/asic_iddr.v      | 28 ++++++++++++++++++++++++++
 asiclib/hdl/asic_inv.v       | 15 ++++++++++++++
 asiclib/hdl/asic_keeper.v    | 12 +++++++++++
 asiclib/hdl/asic_latnq.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_latq.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_mux2.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_mux3.v      | 22 ++++++++++++++++++++
 asiclib/hdl/asic_mux4.v      | 23 +++++++++++++++++++++
 asiclib/hdl/asic_muxi2.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_muxi3.v     | 21 +++++++++++++++++++
 asiclib/hdl/asic_muxi4.v     | 24 ++++++++++++++++++++++
 asiclib/hdl/asic_nand2.v     | 16 +++++++++++++++
 asiclib/hdl/asic_nand3.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_nand4.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_nor2.v      | 16 +++++++++++++++
 asiclib/hdl/asic_nor3.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_nor4.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_oa21.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_oa211.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_oa22.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_oa221.v     | 19 ++++++++++++++++++
 asiclib/hdl/asic_oa222.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_oa31.v      | 18 +++++++++++++++++
 asiclib/hdl/asic_oa311.v     | 19 ++++++++++++++++++
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 asiclib/hdl/asic_oa33.v      | 20 ++++++++++++++++++
 asiclib/hdl/asic_oai21.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_oai22.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_oai221.v    | 19 ++++++++++++++++++
 asiclib/hdl/asic_oai222.v    | 20 ++++++++++++++++++
 asiclib/hdl/asic_oai31.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_oai311.v    | 19 ++++++++++++++++++
 asiclib/hdl/asic_oai32.v     | 19 ++++++++++++++++++
 asiclib/hdl/asic_oai33.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_oddr.v      | 24 ++++++++++++++++++++++
 asiclib/hdl/asic_or2.v       | 16 +++++++++++++++
 asiclib/hdl/asic_or3.v       | 17 ++++++++++++++++
 asiclib/hdl/asic_or4.v       | 18 +++++++++++++++++
 asiclib/hdl/asic_rsync.v     | 25 +++++++++++++++++++++++
 asiclib/hdl/asic_sdffq.v     | 20 ++++++++++++++++++
 asiclib/hdl/asic_sdffqn.v    | 20 ++++++++++++++++++
 asiclib/hdl/asic_sdffrq.v    | 25 +++++++++++++++++++++++
 asiclib/hdl/asic_sdffrqn.v   | 24 ++++++++++++++++++++++
 asiclib/hdl/asic_sdffsq.v    | 24 ++++++++++++++++++++++
 asiclib/hdl/asic_sdffsqn.v   | 24 ++++++++++++++++++++++
 asiclib/hdl/asic_tbuf.v      | 16 +++++++++++++++
 asiclib/hdl/asic_tiehi.v     | 14 +++++++++++++
 asiclib/hdl/asic_tielo.v     | 14 +++++++++++++
 asiclib/hdl/asic_xnor2.v     | 16 +++++++++++++++
 asiclib/hdl/asic_xnor3.v     | 17 ++++++++++++++++
 asiclib/hdl/asic_xnor4.v     | 18 +++++++++++++++++
 asiclib/hdl/asic_xor2.v      | 16 +++++++++++++++
 asiclib/hdl/asic_xor3.v      | 17 ++++++++++++++++
 asiclib/hdl/asic_xor4.v      | 18 +++++++++++++++++
 asiclib/rename.py            |  8 ++++++++
 109 files changed, 2111 insertions(+)
 create mode 100644 asiclib/hdl/asic_and2.v
 create mode 100644 asiclib/hdl/asic_and3.v
 create mode 100644 asiclib/hdl/asic_and4.v
 create mode 100644 asiclib/hdl/asic_antenna.v
 create mode 100644 asiclib/hdl/asic_ao21.v
 create mode 100644 asiclib/hdl/asic_ao211.v
 create mode 100644 asiclib/hdl/asic_ao22.v
 create mode 100644 asiclib/hdl/asic_ao221.v
 create mode 100644 asiclib/hdl/asic_ao222.v
 create mode 100644 asiclib/hdl/asic_ao31.v
 create mode 100644 asiclib/hdl/asic_ao311.v
 create mode 100644 asiclib/hdl/asic_ao32.v
 create mode 100644 asiclib/hdl/asic_ao33.v
 create mode 100644 asiclib/hdl/asic_aoi21.v
 create mode 100644 asiclib/hdl/asic_aoi211.v
 create mode 100644 asiclib/hdl/asic_aoi22.v
 create mode 100644 asiclib/hdl/asic_aoi221.v
 create mode 100644 asiclib/hdl/asic_aoi222.v
 create mode 100644 asiclib/hdl/asic_aoi31.v
 create mode 100644 asiclib/hdl/asic_aoi311.v
 create mode 100644 asiclib/hdl/asic_aoi32.v
 create mode 100644 asiclib/hdl/asic_aoi33.v
 create mode 100644 asiclib/hdl/asic_buf.v
 create mode 100644 asiclib/hdl/asic_clkand2.v
 create mode 100644 asiclib/hdl/asic_clkbuf.v
 create mode 100644 asiclib/hdl/asic_clkicgand.v
 create mode 100644 asiclib/hdl/asic_clkicgor.v
 create mode 100644 asiclib/hdl/asic_clkinv.v
 create mode 100644 asiclib/hdl/asic_clkmux2.v
 create mode 100644 asiclib/hdl/asic_clknand2.v
 create mode 100644 asiclib/hdl/asic_clknor2.v
 create mode 100644 asiclib/hdl/asic_clkor2.v
 create mode 100644 asiclib/hdl/asic_clkxor2.v
 create mode 100644 asiclib/hdl/asic_csa32.v
 create mode 100644 asiclib/hdl/asic_csa42.v
 create mode 100644 asiclib/hdl/asic_decap.v
 create mode 100644 asiclib/hdl/asic_delay.v
 create mode 100644 asiclib/hdl/asic_dffnq.v
 create mode 100644 asiclib/hdl/asic_dffq.v
 create mode 100644 asiclib/hdl/asic_dffqn.v
 create mode 100644 asiclib/hdl/asic_dffrq.v
 create mode 100644 asiclib/hdl/asic_dffrqn.v
 create mode 100644 asiclib/hdl/asic_dffsq.v
 create mode 100644 asiclib/hdl/asic_dffsqn.v
 create mode 100644 asiclib/hdl/asic_dmux2.v
 create mode 100644 asiclib/hdl/asic_dmux3.v
 create mode 100644 asiclib/hdl/asic_dmux4.v
 create mode 100644 asiclib/hdl/asic_dmux5.v
 create mode 100644 asiclib/hdl/asic_dmux6.v
 create mode 100644 asiclib/hdl/asic_dmux7.v
 create mode 100644 asiclib/hdl/asic_dmux8.v
 create mode 100644 asiclib/hdl/asic_dsync.v
 create mode 100644 asiclib/hdl/asic_footer.v
 create mode 100644 asiclib/hdl/asic_header.v
 create mode 100644 asiclib/hdl/asic_iddr.v
 create mode 100644 asiclib/hdl/asic_inv.v
 create mode 100644 asiclib/hdl/asic_keeper.v
 create mode 100644 asiclib/hdl/asic_latnq.v
 create mode 100644 asiclib/hdl/asic_latq.v
 create mode 100644 asiclib/hdl/asic_mux2.v
 create mode 100644 asiclib/hdl/asic_mux3.v
 create mode 100644 asiclib/hdl/asic_mux4.v
 create mode 100644 asiclib/hdl/asic_muxi2.v
 create mode 100644 asiclib/hdl/asic_muxi3.v
 create mode 100644 asiclib/hdl/asic_muxi4.v
 create mode 100644 asiclib/hdl/asic_nand2.v
 create mode 100644 asiclib/hdl/asic_nand3.v
 create mode 100644 asiclib/hdl/asic_nand4.v
 create mode 100644 asiclib/hdl/asic_nor2.v
 create mode 100644 asiclib/hdl/asic_nor3.v
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 create mode 100644 asiclib/hdl/asic_oa21.v
 create mode 100644 asiclib/hdl/asic_oa211.v
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 create mode 100644 asiclib/hdl/asic_oa31.v
 create mode 100644 asiclib/hdl/asic_oa311.v
 create mode 100644 asiclib/hdl/asic_oa32.v
 create mode 100644 asiclib/hdl/asic_oa33.v
 create mode 100644 asiclib/hdl/asic_oai21.v
 create mode 100644 asiclib/hdl/asic_oai22.v
 create mode 100644 asiclib/hdl/asic_oai221.v
 create mode 100644 asiclib/hdl/asic_oai222.v
 create mode 100644 asiclib/hdl/asic_oai31.v
 create mode 100644 asiclib/hdl/asic_oai311.v
 create mode 100644 asiclib/hdl/asic_oai32.v
 create mode 100644 asiclib/hdl/asic_oai33.v
 create mode 100644 asiclib/hdl/asic_oddr.v
 create mode 100644 asiclib/hdl/asic_or2.v
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 create mode 100644 asiclib/hdl/asic_or4.v
 create mode 100644 asiclib/hdl/asic_rsync.v
 create mode 100644 asiclib/hdl/asic_sdffq.v
 create mode 100644 asiclib/hdl/asic_sdffqn.v
 create mode 100644 asiclib/hdl/asic_sdffrq.v
 create mode 100644 asiclib/hdl/asic_sdffrqn.v
 create mode 100644 asiclib/hdl/asic_sdffsq.v
 create mode 100644 asiclib/hdl/asic_sdffsqn.v
 create mode 100644 asiclib/hdl/asic_tbuf.v
 create mode 100644 asiclib/hdl/asic_tiehi.v
 create mode 100644 asiclib/hdl/asic_tielo.v
 create mode 100644 asiclib/hdl/asic_xnor2.v
 create mode 100644 asiclib/hdl/asic_xnor3.v
 create mode 100644 asiclib/hdl/asic_xnor4.v
 create mode 100644 asiclib/hdl/asic_xor2.v
 create mode 100644 asiclib/hdl/asic_xor3.v
 create mode 100644 asiclib/hdl/asic_xor4.v
 create mode 100644 asiclib/rename.py

diff --git a/asiclib/hdl/asic_and2.v b/asiclib/hdl/asic_and2.v
new file mode 100644
index 0000000..6b5f541
--- /dev/null
+++ b/asiclib/hdl/asic_and2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input And Gate                                                #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_and2
+  (
+   input  a,
+   input  b,
+   output z
+   );
+
+   assign z = a & b;
+
+endmodule
diff --git a/asiclib/hdl/asic_and3.v b/asiclib/hdl/asic_and3.v
new file mode 100644
index 0000000..848aa8f
--- /dev/null
+++ b/asiclib/hdl/asic_and3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3-Input And Gate                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_and3
+  (
+   input  a,
+   input  b,
+   input  c,
+   output z
+   );
+
+   assign z = a & b & c;
+
+endmodule
diff --git a/asiclib/hdl/asic_and4.v b/asiclib/hdl/asic_and4.v
new file mode 100644
index 0000000..ab73c91
--- /dev/null
+++ b/asiclib/hdl/asic_and4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4-Input And Gate                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_and4
+  (
+   input  a,
+   input  b,
+   input  c,
+   input  d,
+   output z
+   );
+
+   assign z = a & b & c & d;
+
+endmodule
diff --git a/asiclib/hdl/asic_antenna.v b/asiclib/hdl/asic_antenna.v
new file mode 100644
index 0000000..4ceb48e
--- /dev/null
+++ b/asiclib/hdl/asic_antenna.v
@@ -0,0 +1,13 @@
+//#############################################################################
+//# Function: Antenna Diode                                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_antenna
+   (
+    input  vss,
+    output z
+    );
+
+endmodule
diff --git a/asiclib/hdl/asic_ao21.v b/asiclib/hdl/asic_ao21.v
new file mode 100644
index 0000000..606b866
--- /dev/null
+++ b/asiclib/hdl/asic_ao21.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: And-Or (ao21) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao21
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   output z
+   );
+
+   assign z = (a0 & a1) | b0;
+
+endmodule
diff --git a/asiclib/hdl/asic_ao211.v b/asiclib/hdl/asic_ao211.v
new file mode 100644
index 0000000..62570ff
--- /dev/null
+++ b/asiclib/hdl/asic_ao211.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or (ao211) Gate                                             #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao211
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  c0,
+   output z
+   );
+
+   assign z = (a0 & a1) | b0 | c0;
+
+endmodule
diff --git a/asiclib/hdl/asic_ao22.v b/asiclib/hdl/asic_ao22.v
new file mode 100644
index 0000000..3ef9dda
--- /dev/null
+++ b/asiclib/hdl/asic_ao22.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or (ao22) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao22
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  b1,
+   output z
+   );
+
+   assign z = (a0 & a1) | (b0 & b1);
+
+endmodule
diff --git a/asiclib/hdl/asic_ao221.v b/asiclib/hdl/asic_ao221.v
new file mode 100644
index 0000000..9d7c9c6
--- /dev/null
+++ b/asiclib/hdl/asic_ao221.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or (ao221) Gate                                             #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao221
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  b1,
+   input  c0,
+   output z
+   );
+
+   assign z = (a0 & a1) | (b0 & b1) | (c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_ao222.v b/asiclib/hdl/asic_ao222.v
new file mode 100644
index 0000000..0e33234
--- /dev/null
+++ b/asiclib/hdl/asic_ao222.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: And-Or (ao222) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao222
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  b1,
+   input  c0,
+   input  c1,
+   output z
+   );
+
+   assign z = (a0 & a1) | (b0 & b1) | (c0 & c1);
+
+endmodule
diff --git a/asiclib/hdl/asic_ao31.v b/asiclib/hdl/asic_ao31.v
new file mode 100644
index 0000000..40b8ce5
--- /dev/null
+++ b/asiclib/hdl/asic_ao31.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or (ao31) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao31
+  (
+   input  a0,
+   input  a1,
+   input  a2,
+   input  b0,
+   output z
+   );
+
+   assign z = (a0 & a1 & a2) | b0;
+
+endmodule
diff --git a/asiclib/hdl/asic_ao311.v b/asiclib/hdl/asic_ao311.v
new file mode 100644
index 0000000..8d578d0
--- /dev/null
+++ b/asiclib/hdl/asic_ao311.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or (ao311) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao311
+  (
+   input  a0,
+   input  a1,
+   input  a2,
+   input  b0,
+   input  c0,
+   output z
+   );
+
+   assign z = (a0 & a1 & a2) | b0 | c0;
+
+endmodule
diff --git a/asiclib/hdl/asic_ao32.v b/asiclib/hdl/asic_ao32.v
new file mode 100644
index 0000000..ccb469d
--- /dev/null
+++ b/asiclib/hdl/asic_ao32.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or (ao32) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao32
+  (
+   input  a0,
+   input  a1,
+   input  a2,
+   input  b0,
+   input  b1,
+   output z
+   );
+
+   assign z = (a0 & a1 & a2) | (b0 & b1);
+
+endmodule
diff --git a/asiclib/hdl/asic_ao33.v b/asiclib/hdl/asic_ao33.v
new file mode 100644
index 0000000..331c8bd
--- /dev/null
+++ b/asiclib/hdl/asic_ao33.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: And-Or (ao33) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_ao33
+  (
+   input  a0,
+   input  a1,
+   input  a2,
+   input  b0,
+   input  b1,
+   input  b2,
+   output z
+   );
+
+   assign z = (a0 & a1 & a2) | (b0 & b1 & b2);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi21.v b/asiclib/hdl/asic_aoi21.v
new file mode 100644
index 0000000..39752dc
--- /dev/null
+++ b/asiclib/hdl/asic_aoi21.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi21) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi21
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   output z
+   );
+
+   assign z = ~((a0 & a1) | b0);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi211.v b/asiclib/hdl/asic_aoi211.v
new file mode 100644
index 0000000..5a7d680
--- /dev/null
+++ b/asiclib/hdl/asic_aoi211.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi211) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi211
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  c0,
+   output z
+   );
+
+   assign z = ~((a0 & a1) | b0 | c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi22.v b/asiclib/hdl/asic_aoi22.v
new file mode 100644
index 0000000..00fe591
--- /dev/null
+++ b/asiclib/hdl/asic_aoi22.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi22) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi22
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = ~((a0 & a1) | (b0 & b1));
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi221.v b/asiclib/hdl/asic_aoi221.v
new file mode 100644
index 0000000..ec83019
--- /dev/null
+++ b/asiclib/hdl/asic_aoi221.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi221) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi221
+  (
+   input  a0,
+   input  a1,
+   input  b0,
+   input  b1,
+   input  c0,
+   output z
+   );
+
+   assign z = ~((a0 & a1) | (b0 & b1) | c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi222.v b/asiclib/hdl/asic_aoi222.v
new file mode 100644
index 0000000..090dc7d
--- /dev/null
+++ b/asiclib/hdl/asic_aoi222.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi222) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi222
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    input  c0,
+    input  c1,
+    output z
+    );
+
+   assign z = ~((a0 & a1) | (b0 & b1) | (c0 & c1));
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi31.v b/asiclib/hdl/asic_aoi31.v
new file mode 100644
index 0000000..590c0c0
--- /dev/null
+++ b/asiclib/hdl/asic_aoi31.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi31) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi31
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    output z
+    );
+
+   assign z = ~((a0 & a1 & a2) | b0);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi311.v b/asiclib/hdl/asic_aoi311.v
new file mode 100644
index 0000000..c83ff49
--- /dev/null
+++ b/asiclib/hdl/asic_aoi311.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi311) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi311
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  c0,
+    output z
+    );
+
+   assign z = ~((a0 & a1 & a2) | b0 | c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi32.v b/asiclib/hdl/asic_aoi32.v
new file mode 100644
index 0000000..5082950
--- /dev/null
+++ b/asiclib/hdl/asic_aoi32.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi32) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi32
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = ~((a0 & a1 & a2) | (b0 & b1));
+
+endmodule
diff --git a/asiclib/hdl/asic_aoi33.v b/asiclib/hdl/asic_aoi33.v
new file mode 100644
index 0000000..64d5356
--- /dev/null
+++ b/asiclib/hdl/asic_aoi33.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: And-Or-Inverter (aoi33) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_aoi33
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    input  b2,
+    output z
+    );
+
+   assign z = ~((a0 & a1 & a2) | (b0 & b1 & b2));
+
+endmodule
diff --git a/asiclib/hdl/asic_buf.v b/asiclib/hdl/asic_buf.v
new file mode 100644
index 0000000..795fe8f
--- /dev/null
+++ b/asiclib/hdl/asic_buf.v
@@ -0,0 +1,15 @@
+//#############################################################################
+//# Function: Non-inverting Buffer                                            #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_buf
+   (
+    input  a,
+    output z
+    );
+
+   assign z = a;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkand2.v b/asiclib/hdl/asic_clkand2.v
new file mode 100644
index 0000000..730949f
--- /dev/null
+++ b/asiclib/hdl/asic_clkand2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2 Input Clock And Gate                                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkand2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = a & b;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkbuf.v b/asiclib/hdl/asic_clkbuf.v
new file mode 100644
index 0000000..c0e32cc
--- /dev/null
+++ b/asiclib/hdl/asic_clkbuf.v
@@ -0,0 +1,15 @@
+//#############################################################################
+//# Function: Non-inverting Clock Buffer                                      #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkbuf
+   (
+    input  a,
+    output z
+    );
+
+   assign z = a;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkicgand.v b/asiclib/hdl/asic_clkicgand.v
new file mode 100644
index 0000000..4cf207d
--- /dev/null
+++ b/asiclib/hdl/asic_clkicgand.v
@@ -0,0 +1,23 @@
+//#############################################################################
+//# Function: Integrated "And" Clock Gating Cell (And)                        #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkicgand
+  (
+   input  clk, // clock input
+   input  te, // test enable
+   input  en, // enable (from positive edge FF)
+   output eclk // enabled clock output
+   );
+
+   reg 	  en_stable;
+
+   always @ (clk or en or te)
+     if (~clk)
+       en_stable <= en | te;
+
+   assign eclk =  clk & en_stable;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkicgor.v b/asiclib/hdl/asic_clkicgor.v
new file mode 100644
index 0000000..520b5d4
--- /dev/null
+++ b/asiclib/hdl/asic_clkicgor.v
@@ -0,0 +1,23 @@
+//#############################################################################
+//# Function: Integrated "Or" Clock Gating Cell                               #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkicgor
+  (
+   input  clk,// clock input
+   input  te, // test enable
+   input  en, // enable
+   output eclk  // enabled clock output
+   );
+
+   reg 	  en_stable;
+
+   always @ (clk or en or te)
+     if (clk)
+       en_stable <= en | te;
+
+   assign eclk =  clk | ~en_stable;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkinv.v b/asiclib/hdl/asic_clkinv.v
new file mode 100644
index 0000000..ba121bb
--- /dev/null
+++ b/asiclib/hdl/asic_clkinv.v
@@ -0,0 +1,15 @@
+//#############################################################################
+//# Function: Clock Inverter                                                  #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkinv
+  (
+    input  a,
+    output z
+    );
+
+   assign z = ~a;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkmux2.v b/asiclib/hdl/asic_clkmux2.v
new file mode 100644
index 0000000..24a3fde
--- /dev/null
+++ b/asiclib/hdl/asic_clkmux2.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 2:1 Clock Mux                                                   #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_clkmux2
+   (
+    input  clk0,
+    input  clk1,
+    input  sel,
+    output z
+    );
+
+   assign z = sel ? clk0 : clk1;
+
+endmodule
diff --git a/asiclib/hdl/asic_clknand2.v b/asiclib/hdl/asic_clknand2.v
new file mode 100644
index 0000000..85d83c1
--- /dev/null
+++ b/asiclib/hdl/asic_clknand2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2 Input Clock Nand Gate                                         #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clknand2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = ~(a & b);
+
+endmodule
diff --git a/asiclib/hdl/asic_clknor2.v b/asiclib/hdl/asic_clknor2.v
new file mode 100644
index 0000000..bba37ad
--- /dev/null
+++ b/asiclib/hdl/asic_clknor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input Clock NOr Gate                                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clknor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = ~(a | b);
+
+endmodule
diff --git a/asiclib/hdl/asic_clkor2.v b/asiclib/hdl/asic_clkor2.v
new file mode 100644
index 0000000..61067a5
--- /dev/null
+++ b/asiclib/hdl/asic_clkor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input Clock Or Gate                                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = a | b;
+
+endmodule
diff --git a/asiclib/hdl/asic_clkxor2.v b/asiclib/hdl/asic_clkxor2.v
new file mode 100644
index 0000000..350e062
--- /dev/null
+++ b/asiclib/hdl/asic_clkxor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input Clock Xor Gate                                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_clkxor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = a ^ b;
+
+endmodule
diff --git a/asiclib/hdl/asic_csa32.v b/asiclib/hdl/asic_csa32.v
new file mode 100644
index 0000000..13fc8f9
--- /dev/null
+++ b/asiclib/hdl/asic_csa32.v
@@ -0,0 +1,39 @@
+//#############################################################################
+//# Function: Carry Save Adder (3:2)                                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_csa32
+  #(parameter N    = 1,        // vector width
+    parameter SYN  = "TRUE",   // synthesizable (or not)
+    parameter TYPE = "DEFAULT" // scell type/size
+    )
+   ( input [N-1:0]  in0, // input
+     input [N-1:0]  in1, // input
+     input [N-1:0]  in2, // input
+     output [N-1:0] s,   // sum
+     output [N-1:0] c    // carry
+     );
+
+   generate
+      if(SYN == "TRUE") begin
+	 assign s[N-1:0] = in0[N-1:0] ^ in1[N-1:0] ^ in2[N-1:0];
+
+	 assign c[N-1:0] = (in0[N-1:0] & in1[N-1:0]) |
+			   (in1[N-1:0] & in2[N-1:0]) |
+			   (in2[N-1:0] & in0[N-1:0] );
+      end
+      else begin
+	 genvar 	     i;
+	 for (i=0;i<N;i=i+1) begin
+	    asic_csa32 #(.TYPE(TYPE))
+	    asic_csa32  (.s(s[i]),
+			 .c(c[i]),
+			 .in2(in2[i]),
+			 .in1(in1[i]),
+			 .in0(in0[i]));
+	 end
+      end
+   endgenerate
+endmodule
diff --git a/asiclib/hdl/asic_csa42.v b/asiclib/hdl/asic_csa42.v
new file mode 100644
index 0000000..f0951c2
--- /dev/null
+++ b/asiclib/hdl/asic_csa42.v
@@ -0,0 +1,23 @@
+//#############################################################################
+//# Function: Carry Save Adder (4:2) (aka 5:3)                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_csa42
+  ( input  a,
+    input  b,
+    input  c,
+    input  d,
+    input  cin,
+    output sum,
+    output carry,
+    output cout
+    );
+
+   assign cout   = (a & b) | (b & c) | (a & c);
+   assign sumint = a ^ b ^ c;
+   assign sum    = cin ^ d ^ sumint;
+   assign carry  = (cin & d) | (cin & sumint) | (d & sumint);
+
+endmodule
diff --git a/asiclib/hdl/asic_decap.v b/asiclib/hdl/asic_decap.v
new file mode 100644
index 0000000..0130dd7
--- /dev/null
+++ b/asiclib/hdl/asic_decap.v
@@ -0,0 +1,13 @@
+//#############################################################################
+//# Function: Decap Cell                                                      #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_decap
+   (
+    input  vss,
+    output vdd
+    );
+
+endmodule
diff --git a/asiclib/hdl/asic_delay.v b/asiclib/hdl/asic_delay.v
new file mode 100644
index 0000000..4a52d0d
--- /dev/null
+++ b/asiclib/hdl/asic_delay.v
@@ -0,0 +1,15 @@
+//#############################################################################
+//# Function: Non-inverting Delay Cell                                        #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_delay
+   (
+    input  a,
+    output z
+    );
+
+   assign z = a;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffnq.v b/asiclib/hdl/asic_dffnq.v
new file mode 100644
index 0000000..07cf22f
--- /dev/null
+++ b/asiclib/hdl/asic_dffnq.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: Negative edge-triggered static D-type flop-flop                 #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_dffnq
+   (
+    input      d,
+    input      clk,
+    output reg q
+    );
+
+   always @ (negedge clk)
+     q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffq.v b/asiclib/hdl/asic_dffq.v
new file mode 100644
index 0000000..a174bed
--- /dev/null
+++ b/asiclib/hdl/asic_dffq.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: Positive edge-triggered static D-type flop-flop                 #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_dffq
+   (
+    input      d,
+    input      clk,
+    output reg q
+    );
+
+   always @ (posedge clk)
+     q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffqn.v b/asiclib/hdl/asic_dffqn.v
new file mode 100644
index 0000000..bc3ce7f
--- /dev/null
+++ b/asiclib/hdl/asic_dffqn.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: Positive edge-triggered inverting static D-type flop-flop       #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_dffqn
+   (
+    input  	d,
+    input  	clk,
+    output reg  qn
+    );
+
+   always @ (posedge clk)
+     qn <= ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffrq.v b/asiclib/hdl/asic_dffrq.v
new file mode 100644
index 0000000..09d9ddf
--- /dev/null
+++ b/asiclib/hdl/asic_dffrq.v
@@ -0,0 +1,22 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static D-type flop-flop with async     #
+//#            active low reset.                                              #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_dffrq
+   (
+    input      d,
+    input      clk,
+    input      nreset,
+    output reg q
+    );
+
+   always @ (posedge clk or negedge nreset)
+     if(!nreset)
+       q <= 1'b0;
+     else
+       q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffrqn.v b/asiclib/hdl/asic_dffrqn.v
new file mode 100644
index 0000000..819430f
--- /dev/null
+++ b/asiclib/hdl/asic_dffrqn.v
@@ -0,0 +1,22 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static inverting D-type flop-flop with #
+//             async active low reset.                                        #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_dffrqn
+   (
+    input      d,
+    input      clk,
+    input      nreset,
+    output reg qn
+    );
+
+   always @ (posedge clk or negedge nreset)
+     if(!nreset)
+       qn <= 1'b1;
+     else
+       qn <= ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffsq.v b/asiclib/hdl/asic_dffsq.v
new file mode 100644
index 0000000..46dcefa
--- /dev/null
+++ b/asiclib/hdl/asic_dffsq.v
@@ -0,0 +1,22 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static D-type flop-flop with async     #
+//#            active low preset.                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_dffsq
+   (
+    input      d,
+    input      clk,
+    input      nset,
+    output reg q
+    );
+
+   always @ (posedge clk or negedge nset)
+     if(!nset)
+       q <= 1'b1;
+     else
+       q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dffsqn.v b/asiclib/hdl/asic_dffsqn.v
new file mode 100644
index 0000000..0ba7d58
--- /dev/null
+++ b/asiclib/hdl/asic_dffsqn.v
@@ -0,0 +1,22 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static inverting D-type flop-flop with #
+//             async active low set.                                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_dffsqn
+   (
+    input d,
+    input clk,
+    input nset,
+    output reg  qn
+    );
+
+   always @ (posedge clk or negedge nset)
+     if(!nset)
+       qn <= 1'b0;
+     else
+       qn <= ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux2.v b/asiclib/hdl/asic_dmux2.v
new file mode 100644
index 0000000..5f83831
--- /dev/null
+++ b/asiclib/hdl/asic_dmux2.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: 2:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux2
+   (
+    input  sel1,
+    input  sel0,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux3.v b/asiclib/hdl/asic_dmux3.v
new file mode 100644
index 0000000..90db466
--- /dev/null
+++ b/asiclib/hdl/asic_dmux3.v
@@ -0,0 +1,23 @@
+//#############################################################################
+//# Function: 3:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux3
+   (
+    input  sel2,
+    input  sel1,
+    input  sel0,
+    input  in2,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux4.v b/asiclib/hdl/asic_dmux4.v
new file mode 100644
index 0000000..1e28173
--- /dev/null
+++ b/asiclib/hdl/asic_dmux4.v
@@ -0,0 +1,26 @@
+//#############################################################################
+//# Function: 4:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux4
+   (
+    input  sel3,
+    input  sel2,
+    input  sel1,
+    input  sel0,
+    input  in3,
+    input  in2,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2 |
+		sel3 & in3;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux5.v b/asiclib/hdl/asic_dmux5.v
new file mode 100644
index 0000000..637a8b2
--- /dev/null
+++ b/asiclib/hdl/asic_dmux5.v
@@ -0,0 +1,29 @@
+//#############################################################################
+//# Function: 5:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux5
+   (
+    input  sel4,
+    input  sel3,
+    input  sel2,
+    input  sel1,
+    input  sel0,
+    input  in4,
+    input  in3,
+    input  in2,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2 |
+		sel3 & in3 |
+		sel4 & in4;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux6.v b/asiclib/hdl/asic_dmux6.v
new file mode 100644
index 0000000..da272ca
--- /dev/null
+++ b/asiclib/hdl/asic_dmux6.v
@@ -0,0 +1,32 @@
+//#############################################################################
+//# Function: 6:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux6
+  (
+   input  sel5,
+   input  sel4,
+   input  sel3,
+   input  sel2,
+   input  sel1,
+   input  sel0,
+   input  in5,
+   input  in4,
+   input  in3,
+   input  in2,
+   input  in1,
+   input  in0,
+   output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2 |
+		sel3 & in3 |
+		sel4 & in4 |
+		sel5 & in5;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux7.v b/asiclib/hdl/asic_dmux7.v
new file mode 100644
index 0000000..6c6d6e0
--- /dev/null
+++ b/asiclib/hdl/asic_dmux7.v
@@ -0,0 +1,35 @@
+//#############################################################################
+//# Function: 7:1 one hot mux                                                 #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux7
+   (
+    input  sel6,
+    input  sel5,
+    input  sel4,
+    input  sel3,
+    input  sel2,
+    input  sel1,
+    input  sel0,
+    input  in6,
+    input  in5,
+    input  in4,
+    input  in3,
+    input  in2,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2 |
+		sel3 & in3 |
+		sel4 & in4 |
+		sel5 & in5 |
+		sel6 & in6;
+
+endmodule
diff --git a/asiclib/hdl/asic_dmux8.v b/asiclib/hdl/asic_dmux8.v
new file mode 100644
index 0000000..3ebb95b
--- /dev/null
+++ b/asiclib/hdl/asic_dmux8.v
@@ -0,0 +1,38 @@
+//#############################################################################
+//# Function: 8:1 one hot mux                                                #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dmux8
+   (
+    input  sel7,
+    input  sel6,
+    input  sel5,
+    input  sel4,
+    input  sel3,
+    input  sel2,
+    input  sel1,
+    input  sel0,
+    input  in7,
+    input  in6,
+    input  in5,
+    input  in4,
+    input  in3,
+    input  in2,
+    input  in1,
+    input  in0,
+    output out
+    );
+
+   assign out = sel0 & in0 |
+		sel1 & in1 |
+		sel2 & in2 |
+		sel3 & in3 |
+		sel4 & in4 |
+		sel5 & in5 |
+		sel6 & in6 |
+		sel7 & in7;
+
+endmodule
diff --git a/asiclib/hdl/asic_dsync.v b/asiclib/hdl/asic_dsync.v
new file mode 100644
index 0000000..48c28b4
--- /dev/null
+++ b/asiclib/hdl/asic_dsync.v
@@ -0,0 +1,27 @@
+//#############################################################################
+//# Function: Data Syncrhonizer                                               #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_dsync
+   (
+    input  clk,    // clock
+    input  nreset, // async active low reset
+    input  in,     // input data
+    output out     // synchronized data
+    );
+
+   localparam SYNCPIPE=2;
+
+   reg [SYNCPIPE-1:0] sync_pipe;
+   always @ (posedge clk or negedge nreset)
+     if(!nreset)
+       sync_pipe[SYNCPIPE-1:0] <= 'b0;
+     else
+       sync_pipe[SYNCPIPE-1:0] <= {sync_pipe[SYNCPIPE-1:0],in};
+
+   assign out = sync_pipe[SYNCPIPE-1];
+
+endmodule
diff --git a/asiclib/hdl/asic_footer.v b/asiclib/hdl/asic_footer.v
new file mode 100644
index 0000000..09ec6a2
--- /dev/null
+++ b/asiclib/hdl/asic_footer.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Power supply header switch                                      #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_footer
+   (
+    input  nsleep, // 0 = disabled ground
+    input  vssin,  // input supply
+    output vssout  // gated output supply
+    );
+
+   // Primitive Device
+   nmos m0 (vddout, vddin, nsleep); //d,s,g
+
+endmodule
diff --git a/asiclib/hdl/asic_header.v b/asiclib/hdl/asic_header.v
new file mode 100644
index 0000000..b610092
--- /dev/null
+++ b/asiclib/hdl/asic_header.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Power supply header switch                                      #
+//#############################################################################
+//# Author:   Andreas Olofsson                                                #
+//# License:  MIT (see LICENSE file in OH! repository)                        #
+//#############################################################################
+
+module asic_header
+   (
+    input  sleep,  // 1 = disabled vdd
+    input  vddin,  // input supply
+    output vddout  // gated output supply
+    );
+
+   // Primitive Device
+   pmos m0 (vddout, vssin, sleep); //d,s,g
+
+endmodule
diff --git a/asiclib/hdl/asic_iddr.v b/asiclib/hdl/asic_iddr.v
new file mode 100644
index 0000000..30e8e79
--- /dev/null
+++ b/asiclib/hdl/asic_iddr.v
@@ -0,0 +1,28 @@
+//#############################################################################
+//# Function: Dual data rate input buffer                                     #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+module asic_iddr
+   (
+    input      clk,     // clock
+    input      in,      // data input sampled on both edges of clock
+    output reg outrise, // rising edge sample
+    output reg outfall  // falling edge sample
+    );
+
+   // Negedge Sample
+   always @ (negedge clk)
+     outfall <= in;
+
+   // Posedge Sample
+   reg 	       inrise;
+   always @ (posedge clk)
+     inrise <= in;
+
+   // Posedge Latch (for hold)
+   always @ (clk or inrise)
+     if(~clk)
+       outrise <= inrise;
+
+endmodule
diff --git a/asiclib/hdl/asic_inv.v b/asiclib/hdl/asic_inv.v
new file mode 100644
index 0000000..7faba4a
--- /dev/null
+++ b/asiclib/hdl/asic_inv.v
@@ -0,0 +1,15 @@
+//#############################################################################
+//# Function: Inverter                                                        #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_inv
+   (
+    input  a,
+    output z
+    );
+
+   assign z = ~a;
+
+endmodule
diff --git a/asiclib/hdl/asic_keeper.v b/asiclib/hdl/asic_keeper.v
new file mode 100644
index 0000000..de99bf1
--- /dev/null
+++ b/asiclib/hdl/asic_keeper.v
@@ -0,0 +1,12 @@
+//#############################################################################
+//# Function: Charge Keeper Cell                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_keeper
+   (
+    inout z
+    );
+
+endmodule
diff --git a/asiclib/hdl/asic_latnq.v b/asiclib/hdl/asic_latnq.v
new file mode 100644
index 0000000..ca2d3ec
--- /dev/null
+++ b/asiclib/hdl/asic_latnq.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function:  D-type active-low transparent latch                            #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_latnq
+   (
+    input      d,
+    input      clk,
+    output reg q
+    );
+
+   always @ (clk or d)
+     if(~clk)
+       q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_latq.v b/asiclib/hdl/asic_latq.v
new file mode 100644
index 0000000..22d347a
--- /dev/null
+++ b/asiclib/hdl/asic_latq.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function:  D-type active-high transparent latch                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_latq
+   (
+    input      d,
+    input      clk,
+    output reg q
+    );
+
+   always @ (clk or d)
+     if(clk)
+       q <= d;
+
+endmodule
diff --git a/asiclib/hdl/asic_mux2.v b/asiclib/hdl/asic_mux2.v
new file mode 100644
index 0000000..995fe2d
--- /dev/null
+++ b/asiclib/hdl/asic_mux2.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 2-Input Mux                                                     #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_mux2
+   (
+    input  d0,
+    input  d1,
+    input  s,
+    output z
+    );
+
+   assign z = (d0 & ~s) | (d1 & s);
+
+endmodule
diff --git a/asiclib/hdl/asic_mux3.v b/asiclib/hdl/asic_mux3.v
new file mode 100644
index 0000000..e72f4f7
--- /dev/null
+++ b/asiclib/hdl/asic_mux3.v
@@ -0,0 +1,22 @@
+//#############################################################################
+//# Function: 3-Input Mux                                                     #
+//#                                                                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_mx3
+   (
+    input  d0,
+    input  d1,
+    input  d2,
+    input  s0,
+    input  s1,
+    output z
+    );
+
+   assign z = (d0 & ~s0 & ~s1) |
+	      (d1 & s0  & ~s1) |
+	      (d2 & s1);
+
+endmodule
diff --git a/asiclib/hdl/asic_mux4.v b/asiclib/hdl/asic_mux4.v
new file mode 100644
index 0000000..d808ef4
--- /dev/null
+++ b/asiclib/hdl/asic_mux4.v
@@ -0,0 +1,23 @@
+//#############################################################################
+//# Function: 4-Input Mux                                                     #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_mux4
+  (
+   input  d0,
+   input  d1,
+   input  d2,
+   input  d3,
+   input  s0,
+   input  s1,
+   output z
+   );
+
+   assign z = (d0 & ~s1 & ~s0) |
+	      (d1 & ~s1 &  s0) |
+	      (d2 &  s1 & ~s0) |
+	      (d2 &  s1 &  s0);
+
+endmodule
diff --git a/asiclib/hdl/asic_muxi2.v b/asiclib/hdl/asic_muxi2.v
new file mode 100644
index 0000000..280ae08
--- /dev/null
+++ b/asiclib/hdl/asic_muxi2.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 2-Input Inverting Mux                                           #
+//#                                                                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_muxi2
+   (
+    input  d0,
+    input  d1,
+    input  s,
+    output z
+    );
+
+   assign z = ~((d0 & ~s) | (d1 & s));
+
+endmodule
diff --git a/asiclib/hdl/asic_muxi3.v b/asiclib/hdl/asic_muxi3.v
new file mode 100644
index 0000000..fb81722
--- /dev/null
+++ b/asiclib/hdl/asic_muxi3.v
@@ -0,0 +1,21 @@
+//#############################################################################
+//# Function: 3-Input Inverting Mux                                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_muxi3
+   (
+    input  d0,
+    input  d1,
+    input  d2,
+    input  s0,
+    input  s1,
+    output z
+    );
+
+   assign z = ~((d0 & ~s0 & ~s1) |
+		(d1 & s0  & ~s1) |
+		(d2 & s1));
+
+endmodule
diff --git a/asiclib/hdl/asic_muxi4.v b/asiclib/hdl/asic_muxi4.v
new file mode 100644
index 0000000..9275b77
--- /dev/null
+++ b/asiclib/hdl/asic_muxi4.v
@@ -0,0 +1,24 @@
+//#############################################################################
+//# Function: 4-Input Inverting Mux                                           #
+//#                                                                           #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_muxi4
+   (
+    input  d0,
+    input  d1,
+    input  d2,
+    input  d3,
+    input  s0,
+    input  s1,
+    output z
+    );
+
+   assign z = ~((d0 & ~s1 & ~s0) |
+		(d1 & ~s1 &  s0) |
+		(d2 &  s1 & ~s0) |
+		(d2 &  s1 &  s0));
+
+endmodule
diff --git a/asiclib/hdl/asic_nand2.v b/asiclib/hdl/asic_nand2.v
new file mode 100644
index 0000000..d69c1ed
--- /dev/null
+++ b/asiclib/hdl/asic_nand2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2 Input Nand Gate                                               #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nand2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = ~(a & b);
+
+endmodule
diff --git a/asiclib/hdl/asic_nand3.v b/asiclib/hdl/asic_nand3.v
new file mode 100644
index 0000000..cbf5f93
--- /dev/null
+++ b/asiclib/hdl/asic_nand3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3 Input Nand Gate                                               #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nand3
+   (
+    input  a,
+    input  b,
+    input  c,
+    output z
+    );
+
+   assign z = ~(a & b & c);
+
+endmodule
diff --git a/asiclib/hdl/asic_nand4.v b/asiclib/hdl/asic_nand4.v
new file mode 100644
index 0000000..460fac6
--- /dev/null
+++ b/asiclib/hdl/asic_nand4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4 Input Nand Gate                                               #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nand4
+   (
+    input  a,
+    input  b,
+    input  c,
+    input  d,
+    output z
+    );
+
+   assign z = ~(a & b & c & d);
+
+endmodule
diff --git a/asiclib/hdl/asic_nor2.v b/asiclib/hdl/asic_nor2.v
new file mode 100644
index 0000000..5afe28d
--- /dev/null
+++ b/asiclib/hdl/asic_nor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2 Input Nor Gate                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = ~(a | b);
+
+endmodule
diff --git a/asiclib/hdl/asic_nor3.v b/asiclib/hdl/asic_nor3.v
new file mode 100644
index 0000000..22de735
--- /dev/null
+++ b/asiclib/hdl/asic_nor3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3 Input Nor Gate                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nor3
+   (
+    input  a,
+    input  b,
+    input  c,
+    output z
+    );
+
+   assign z = ~(a | b | c);
+
+endmodule
diff --git a/asiclib/hdl/asic_nor4.v b/asiclib/hdl/asic_nor4.v
new file mode 100644
index 0000000..e66efba
--- /dev/null
+++ b/asiclib/hdl/asic_nor4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4 Input Nor Gate                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_nor4
+   (
+    input  a,
+    input  b,
+    input  c,
+    input  d,
+    output z
+    );
+
+   assign z = ~(a | b | c | d);
+
+endmodule
diff --git a/asiclib/hdl/asic_oa21.v b/asiclib/hdl/asic_oa21.v
new file mode 100644
index 0000000..2a703db
--- /dev/null
+++ b/asiclib/hdl/asic_oa21.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: Or-And (oa21) Gate                                              #
+//# Copyright: asic
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa21
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    output z
+    );
+
+   assign z = (a0 | a1) & b0;
+
+endmodule
diff --git a/asiclib/hdl/asic_oa211.v b/asiclib/hdl/asic_oa211.v
new file mode 100644
index 0000000..aa33148
--- /dev/null
+++ b/asiclib/hdl/asic_oa211.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Or-And (oa211) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa211
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  c0,
+    output z
+    );
+
+   assign z = (a0 | a1) & b0 & c0;
+
+endmodule
diff --git a/asiclib/hdl/asic_oa22.v b/asiclib/hdl/asic_oa22.v
new file mode 100644
index 0000000..39ff463
--- /dev/null
+++ b/asiclib/hdl/asic_oa22.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Or-And (oa22) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa22
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = (a0 | a1) & (b0 | b1);
+
+endmodule
diff --git a/asiclib/hdl/asic_oa221.v b/asiclib/hdl/asic_oa221.v
new file mode 100644
index 0000000..aef162c
--- /dev/null
+++ b/asiclib/hdl/asic_oa221.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And (oa221) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa221
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    input  c0,
+    output z
+    );
+
+   assign z = (a0 | a1) & (b0 | b1) & (c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_oa222.v b/asiclib/hdl/asic_oa222.v
new file mode 100644
index 0000000..7990028
--- /dev/null
+++ b/asiclib/hdl/asic_oa222.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Or-And (oa222) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa222
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    input  c0,
+    input  c1,
+    output z
+    );
+
+   assign z = (a0 | a1) & (b0 | b1) & (c0 | c1);
+
+endmodule
diff --git a/asiclib/hdl/asic_oa31.v b/asiclib/hdl/asic_oa31.v
new file mode 100644
index 0000000..c8b1759
--- /dev/null
+++ b/asiclib/hdl/asic_oa31.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Or-And (oa31) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa31
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    output z
+    );
+
+   assign z = (a0 | a1 | a2) & b0;
+
+endmodule
diff --git a/asiclib/hdl/asic_oa311.v b/asiclib/hdl/asic_oa311.v
new file mode 100644
index 0000000..0d33b5b
--- /dev/null
+++ b/asiclib/hdl/asic_oa311.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And (oa311) Gate                                             #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa311
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  c0,
+    output z
+    );
+
+   assign z = (a0 | a1 | a2) & b0 & c0;
+
+endmodule
diff --git a/asiclib/hdl/asic_oa32.v b/asiclib/hdl/asic_oa32.v
new file mode 100644
index 0000000..a96fa90
--- /dev/null
+++ b/asiclib/hdl/asic_oa32.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And (oa32) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa32
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = (a0 | a1 | a2) & (b0 | b1);
+
+endmodule
diff --git a/asiclib/hdl/asic_oa33.v b/asiclib/hdl/asic_oa33.v
new file mode 100644
index 0000000..3e4141e
--- /dev/null
+++ b/asiclib/hdl/asic_oa33.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Or-And (oa33) Gate                                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oa33
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    input  b2,
+    output z
+    );
+
+   assign z = (a0 | a1 | a2) & (b0 | b1 | b2);
+
+endmodule
diff --git a/asiclib/hdl/asic_oai21.v b/asiclib/hdl/asic_oai21.v
new file mode 100644
index 0000000..1d92b49
--- /dev/null
+++ b/asiclib/hdl/asic_oai21.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai21) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai21
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    output z
+    );
+
+   assign z = ~((a0 | a1) & b0);
+
+endmodule
diff --git a/asiclib/hdl/asic_oai22.v b/asiclib/hdl/asic_oai22.v
new file mode 100644
index 0000000..75ef5b8
--- /dev/null
+++ b/asiclib/hdl/asic_oai22.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai22) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai22
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = ~((a0 | a1) & (b0 | b1));
+
+endmodule
diff --git a/asiclib/hdl/asic_oai221.v b/asiclib/hdl/asic_oai221.v
new file mode 100644
index 0000000..be712e0
--- /dev/null
+++ b/asiclib/hdl/asic_oai221.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai221) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai221
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    input  c0,
+    output z
+    );
+
+   assign z = ~((a0 | a1) & (b0 | b1) & (c0));
+
+endmodule
diff --git a/asiclib/hdl/asic_oai222.v b/asiclib/hdl/asic_oai222.v
new file mode 100644
index 0000000..3c76855
--- /dev/null
+++ b/asiclib/hdl/asic_oai222.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai222) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai222
+   (
+    input  a0,
+    input  a1,
+    input  b0,
+    input  b1,
+    input  c0,
+    input  c1,
+    output z
+    );
+
+   assign z = ~((a0 | a1) & (b0 | b1) & (c0 | c1));
+
+endmodule
diff --git a/asiclib/hdl/asic_oai31.v b/asiclib/hdl/asic_oai31.v
new file mode 100644
index 0000000..791ed71
--- /dev/null
+++ b/asiclib/hdl/asic_oai31.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai31) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai31
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    output z
+    );
+
+   assign z = ~((a0 | a1 | a2) & b0);
+
+endmodule
diff --git a/asiclib/hdl/asic_oai311.v b/asiclib/hdl/asic_oai311.v
new file mode 100644
index 0000000..50f734d
--- /dev/null
+++ b/asiclib/hdl/asic_oai311.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai311) Gate                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai311
+  (
+   input  a0,
+   input  a1,
+   input  a2,
+   input  b0,
+   input  c0,
+   output z
+   );
+
+   assign z = ~((a0 | a1 | a2) & b0 & c0);
+
+endmodule
diff --git a/asiclib/hdl/asic_oai32.v b/asiclib/hdl/asic_oai32.v
new file mode 100644
index 0000000..247c082
--- /dev/null
+++ b/asiclib/hdl/asic_oai32.v
@@ -0,0 +1,19 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai32) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai32
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    output z
+    );
+
+   assign z = ~((a0 | a1 | a2) & (b0 | b1));
+
+endmodule
diff --git a/asiclib/hdl/asic_oai33.v b/asiclib/hdl/asic_oai33.v
new file mode 100644
index 0000000..643de9e
--- /dev/null
+++ b/asiclib/hdl/asic_oai33.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Or-And-Inverter (oai33) Gate                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oai33
+   (
+    input  a0,
+    input  a1,
+    input  a2,
+    input  b0,
+    input  b1,
+    input  b2,
+    output z
+    );
+
+   assign z = ~((a0 | a1 | a2) & (b0 | b1 | b2));
+
+endmodule
diff --git a/asiclib/hdl/asic_oddr.v b/asiclib/hdl/asic_oddr.v
new file mode 100644
index 0000000..8874b55
--- /dev/null
+++ b/asiclib/hdl/asic_oddr.v
@@ -0,0 +1,24 @@
+//#############################################################################
+//# Function: Dual data rate output buffer                                    #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_oddr
+  (
+   input  clk, // clock input
+   input  in0, // data for clk=0
+   input  in1, // data for clk=1
+   output out  // dual data rate output
+   );
+
+   //Making in1 stable for clk=1
+   reg 	  in1_sh;
+   always @ (clk or in1)
+     if(~clk)
+       in1_sh <= in1;
+
+   //Using clock as data selctor
+   assign out = clk ? in1_sh : in0;
+
+endmodule
diff --git a/asiclib/hdl/asic_or2.v b/asiclib/hdl/asic_or2.v
new file mode 100644
index 0000000..6e7383d
--- /dev/null
+++ b/asiclib/hdl/asic_or2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2 Input Or Gate                                                 #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_or2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z = a | b;
+
+endmodule
diff --git a/asiclib/hdl/asic_or3.v b/asiclib/hdl/asic_or3.v
new file mode 100644
index 0000000..96f5a52
--- /dev/null
+++ b/asiclib/hdl/asic_or3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3 Input Or Gate                                                 #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_or3
+  (
+    input a,
+    input b,
+    input c,
+    output z
+   );
+
+   assign z = a | b | c ;
+
+endmodule
diff --git a/asiclib/hdl/asic_or4.v b/asiclib/hdl/asic_or4.v
new file mode 100644
index 0000000..b7471b4
--- /dev/null
+++ b/asiclib/hdl/asic_or4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4 Input Or Gate                                                 #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_or4
+   (
+    input  a,
+    input  b,
+    input  c,
+    input  d,
+    output z
+    );
+
+   assign z = a | b | c | d;
+
+endmodule
diff --git a/asiclib/hdl/asic_rsync.v b/asiclib/hdl/asic_rsync.v
new file mode 100644
index 0000000..a71b130
--- /dev/null
+++ b/asiclib/hdl/asic_rsync.v
@@ -0,0 +1,25 @@
+//#############################################################################
+//# Function:  Reset synchronizer                                             #
+//             (async assert, sync deassert)                                  #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_rsync
+  (
+   input  clk,
+   input  nrst_in,
+   output nrst_out
+   );
+
+   localparam SYNCPIPE=2;
+
+   reg [SYNCPIPE-1:0] sync_pipe;
+   always @ (posedge clk or negedge nrst_in)
+     if(!nrst_in)
+       sync_pipe[SYNCPIPE-1:0] <= 'b0;
+     else
+       sync_pipe[SYNCPIPE-1:0] <= {sync_pipe[SYNCPIPE-2:0],1'b1};
+   assign nrst_out = sync_pipe[SYNCPIPE-1];
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffq.v b/asiclib/hdl/asic_sdffq.v
new file mode 100644
index 0000000..31a13e3
--- /dev/null
+++ b/asiclib/hdl/asic_sdffq.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Positive edge-triggered static D-type flop-flop with scan input #
+//#                                                                           #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_sdffq
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    output reg q
+    );
+
+   always @ (posedge clk)
+       q <= se ? si : d;
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffqn.v b/asiclib/hdl/asic_sdffqn.v
new file mode 100644
index 0000000..7422099
--- /dev/null
+++ b/asiclib/hdl/asic_sdffqn.v
@@ -0,0 +1,20 @@
+//#############################################################################
+//# Function: Positive edge-triggered inverting static D-type flop-flop       #
+//#           with scan input.                                                #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_sdffqn
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    output reg qn
+    );
+
+   always @ (posedge clk)
+     qn <= se ? ~si : ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffrq.v b/asiclib/hdl/asic_sdffrq.v
new file mode 100644
index 0000000..0e411b6
--- /dev/null
+++ b/asiclib/hdl/asic_sdffrq.v
@@ -0,0 +1,25 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static D-type flop-flop with async     #
+//#            active low reset and scan input                                #
+//#                                                                           #
+//# Copyright: OH Project Authors. All rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_sdffrq
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    input      nreset,
+    output reg q
+    );
+
+   always @ (posedge clk or negedge nreset)
+     if(!nreset)
+       q <= 1'b0;
+     else
+       q <= se ? si : d;
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffrqn.v b/asiclib/hdl/asic_sdffrqn.v
new file mode 100644
index 0000000..03c349d
--- /dev/null
+++ b/asiclib/hdl/asic_sdffrqn.v
@@ -0,0 +1,24 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static inverting D-type flop-flop with #
+//             async active low reset and scan input                          #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_sdffrqn
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    input      nreset,
+    output reg qn
+    );
+
+   always @ (posedge clk or negedge nreset)
+     if(!nreset)
+       qn <= 1'b1;
+     else
+       qn <=  se ? ~si : ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffsq.v b/asiclib/hdl/asic_sdffsq.v
new file mode 100644
index 0000000..ed64aac
--- /dev/null
+++ b/asiclib/hdl/asic_sdffsq.v
@@ -0,0 +1,24 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static D-type flop-flop with async     #
+//#            active low preset and scan input.                              #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_sdffsq
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    input      nset,
+    output reg q
+    );
+
+   always @ (posedge clk or negedge nset)
+     if(!nset)
+       q <= 1'b1;
+     else
+       q <= se ? si : d;
+
+endmodule
diff --git a/asiclib/hdl/asic_sdffsqn.v b/asiclib/hdl/asic_sdffsqn.v
new file mode 100644
index 0000000..03e4139
--- /dev/null
+++ b/asiclib/hdl/asic_sdffsqn.v
@@ -0,0 +1,24 @@
+//#############################################################################
+//# Function:  Positive edge-triggered static inverting D-type flop-flop with #
+//             async active low set and scan input                            #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:   MIT (see LICENSE file in OH repository)                        #
+//#############################################################################
+
+module asic_sdffsqn
+   (
+    input      d,
+    input      si,
+    input      se,
+    input      clk,
+    input      nset,
+    output reg qn
+    );
+
+   always @ (posedge clk or negedge nset)
+     if(!nset)
+       qn <= 1'b0;
+     else
+       qn <= se ? ~si : ~d;
+
+endmodule
diff --git a/asiclib/hdl/asic_tbuf.v b/asiclib/hdl/asic_tbuf.v
new file mode 100644
index 0000000..c91454e
--- /dev/null
+++ b/asiclib/hdl/asic_tbuf.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: Tristate Buffer                                                 #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_tbuf
+  (
+   input  a,
+   input  oe,
+   output z
+   );
+
+   assign z = oe ? a : 1'bz;
+
+endmodule
diff --git a/asiclib/hdl/asic_tiehi.v b/asiclib/hdl/asic_tiehi.v
new file mode 100644
index 0000000..49b8a7d
--- /dev/null
+++ b/asiclib/hdl/asic_tiehi.v
@@ -0,0 +1,14 @@
+//#############################################################################
+//# Function: Tie High Cell                                                   #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_tiehi
+   (
+    output z
+    );
+
+   assign z = 1'b1;
+
+endmodule
diff --git a/asiclib/hdl/asic_tielo.v b/asiclib/hdl/asic_tielo.v
new file mode 100644
index 0000000..ac61b4a
--- /dev/null
+++ b/asiclib/hdl/asic_tielo.v
@@ -0,0 +1,14 @@
+//#############################################################################
+//# Function: Tie Low Cell                                                    #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_tielo
+  (
+   output z
+   );
+
+   assign z = 1'b0;
+
+endmodule
diff --git a/asiclib/hdl/asic_xnor2.v b/asiclib/hdl/asic_xnor2.v
new file mode 100644
index 0000000..1ee6a22
--- /dev/null
+++ b/asiclib/hdl/asic_xnor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input Exclusive-Nor Gate                                      #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xnor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z =  ~(a ^ b);
+
+endmodule
diff --git a/asiclib/hdl/asic_xnor3.v b/asiclib/hdl/asic_xnor3.v
new file mode 100644
index 0000000..15830c5
--- /dev/null
+++ b/asiclib/hdl/asic_xnor3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3-Input Exclusive-Nor Gate                                      #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xnor3
+   (
+    input  a,
+    input  b,
+    input  c,
+    output z
+    );
+
+   assign z =  ~(a ^ b ^ c);
+
+endmodule
diff --git a/asiclib/hdl/asic_xnor4.v b/asiclib/hdl/asic_xnor4.v
new file mode 100644
index 0000000..eab5cee
--- /dev/null
+++ b/asiclib/hdl/asic_xnor4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4-Input Exclusive-Nor Gate                                      #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xnor4
+   (
+    input  a,
+    input  b,
+    input  c,
+    input  d,
+    output z
+    );
+
+   assign z =  ~(a ^ b ^ c ^ d);
+
+endmodule
diff --git a/asiclib/hdl/asic_xor2.v b/asiclib/hdl/asic_xor2.v
new file mode 100644
index 0000000..ef979e3
--- /dev/null
+++ b/asiclib/hdl/asic_xor2.v
@@ -0,0 +1,16 @@
+//#############################################################################
+//# Function: 2-Input Exclusive-Or Gate                                       #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xor2
+   (
+    input  a,
+    input  b,
+    output z
+    );
+
+   assign z =  a ^ b;
+
+endmodule
diff --git a/asiclib/hdl/asic_xor3.v b/asiclib/hdl/asic_xor3.v
new file mode 100644
index 0000000..9954b72
--- /dev/null
+++ b/asiclib/hdl/asic_xor3.v
@@ -0,0 +1,17 @@
+//#############################################################################
+//# Function: 3-Input Exclusive-Or Gate                                       #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xor3
+  (
+   input  a,
+   input  b,
+   input  c,
+   output z
+   );
+
+   assign z =  a ^ b ^ c;
+
+endmodule
diff --git a/asiclib/hdl/asic_xor4.v b/asiclib/hdl/asic_xor4.v
new file mode 100644
index 0000000..5e61f74
--- /dev/null
+++ b/asiclib/hdl/asic_xor4.v
@@ -0,0 +1,18 @@
+//#############################################################################
+//# Function: 4-Input Exclusive-Or Gate                                       #
+//# Copyright: OH Project Authors. ALl rights Reserved.                       #
+//# License:  MIT (see LICENSE file in OH repository)                         #
+//#############################################################################
+
+module asic_xor4
+   (
+    input  a,
+    input  b,
+    input  c,
+    input  d,
+    output z
+    );
+
+   assign z =  a ^ b ^ c ^ d;
+
+endmodule
diff --git a/asiclib/rename.py b/asiclib/rename.py
new file mode 100644
index 0000000..4fac5ae
--- /dev/null
+++ b/asiclib/rename.py
@@ -0,0 +1,8 @@
+import glob
+import re
+import os
+file_list = glob.glob('*.v')
+for item in file_list:
+    newfile = item.replace("oh_", "asic_")
+    print (item, newfile)
+    os.rename(item, newfile)