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59 lines
1.2 KiB
Verilog
59 lines
1.2 KiB
Verilog
module ISERDESE2 (/*AUTOARG*/
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// Outputs
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O, QQ, SHIFTOUT1, SHIFTOUT2, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8,
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// Inputs
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BITSLIP, CE1, CE2, CLKDIVP, CLK, CLKB, CLKDIV, OCLK, OCLKB,
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DYNCLKDIVSEL, DYNCLKSEL, D, DDLY, OFB, RST, SHIFTIN1, SHIFTIN2
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);
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parameter DATA_RATE=0;
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parameter DATA_WIDTH=0;
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parameter DYN_CLK_INV_EN=0;
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parameter DYN_CLKDIV_INV_EN=0;
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parameter INIT_Q1=0;
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parameter INIT_Q2=0;
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parameter INIT_Q3=0;
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parameter INIT_Q4=0;
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parameter INTERFACE_TYPE=0;
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parameter IOBDELAY=0;
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parameter NUM_CE=0;
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parameter OFB_USED=0;
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parameter SERDES_MODE=0;
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parameter SRVAL_Q1=0;
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parameter SRVAL_Q2=0;
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parameter SRVAL_Q3=0;
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|
parameter SRVAL_Q4=0;
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output O;
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output QQ;
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output SHIFTOUT1;
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output SHIFTOUT2;
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output Q1;
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output Q2;
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output Q3;
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output Q4;
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output Q5;
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output Q6;
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output Q7;
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output Q8;
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input BITSLIP;
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input CE1;
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input CE2;
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input CLKDIVP;
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input CLK;
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input CLKB;
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input CLKDIV;
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input OCLK;
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input OCLKB;
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input DYNCLKDIVSEL;
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input DYNCLKSEL;
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input D;
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input DDLY;
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input OFB;
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input RST;
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input SHIFTIN1;
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input SHIFTIN2;
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endmodule // ISERDESE2
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