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961 B
Verilog
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961 B
Verilog
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//# Function: Power supply header switch #
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//# Author: Andreas Olofsson #
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//# License: MIT (see LICENSE file in OH! repository) #
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module oh_header
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#(parameter SYN = "TRUE", // true=synthesizable
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parameter TYPE = "DEFAULT" // scell type/size
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)
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(
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input npower, // active low power on
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input vdd, // input supply
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output vddg // gated output supply
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);
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generate
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if(SYN == "TRUE") begin
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end
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else begin
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asic_header #(.TYPE(TYPE))
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asic_header (.npower(npower),
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.vdd(vdd),
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.vddg(vddg));
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end
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endgenerate
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endmodule // oh_pwr_gate
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