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787 B
Verilog
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Verilog
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//# Function: 2:1 one hot mux #
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//# Author: Andreas Olofsson #
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//# License: MIT (see LICENSE file in OH! repository) #
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module oh_mux2 #(parameter N = 1 ) // width of mux
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(
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input sel1,
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input sel0,
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input [N-1:0] in1,
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input [N-1:0] in0,
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output [N-1:0] out //selected data output
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);
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assign out[N-1:0] = ({(N){sel0}} & in0[N-1:0] |
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{(N){sel1}} & in1[N-1:0]);
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endmodule // oh_mux2
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