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https://github.com/aolofsson/oh.git
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544 B
Verilog
19 lines
544 B
Verilog
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//# Function: And-Or (ao211) Gate #
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//# Copyright: OH Project Authors. All rights Reserved. #
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//# License: MIT (see LICENSE file in OH repository) #
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module asic_ao211
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(
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input a0,
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input a1,
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input b0,
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input c0,
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output z
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);
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assign z = (a0 & a1) | b0 | c0;
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endmodule
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