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647 B
Verilog
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647 B
Verilog
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//# Function: 2:1 one hot mux #
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//# Author: Andreas Olofsson #
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//# License: MIT (see LICENSE file in OH! repository) #
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module asic_dmux2
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(
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input sel1,
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input sel0,
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input in1,
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input in0,
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output out
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);
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assign out = sel0 & in0 |
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sel1 & in1;
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endmodule
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