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943 B
Verilog
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943 B
Verilog
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//# Function: Data Syncrhonizer #
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//# Author: Andreas Olofsson #
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//# License: MIT (see LICENSE file in OH! repository) #
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module asic_dsync
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(
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input clk, // clock
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input nreset, // async active low reset
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input in, // input data
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output out // synchronized data
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);
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localparam SYNCPIPE=2;
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reg [SYNCPIPE-1:0] sync_pipe;
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always @ (posedge clk or negedge nreset)
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if(!nreset)
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sync_pipe[SYNCPIPE-1:0] <= 'b0;
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else
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sync_pipe[SYNCPIPE-1:0] <= {sync_pipe[SYNCPIPE-1:0],in};
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assign out = sync_pipe[SYNCPIPE-1];
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endmodule
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