mirror of
https://github.com/aolofsson/oh.git
synced 2025-01-17 20:02:53 +08:00
17 lines
503 B
Verilog
17 lines
503 B
Verilog
//#############################################################################
|
|
//# Function: 2 Input Or Gate #
|
|
//# Copyright: OH Project Authors. ALl rights Reserved. #
|
|
//# License: MIT (see LICENSE file in OH repository) #
|
|
//#############################################################################
|
|
|
|
module asic_or2
|
|
(
|
|
input a,
|
|
input b,
|
|
output z
|
|
);
|
|
|
|
assign z = a | b;
|
|
|
|
endmodule
|