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oh/asiclib/hdl/asic_tiehi.v
aolofsson 3dbb3755af Adding asiclib
-Represent set of cells that need hard coded cells or hard coded gate level designs.
2021-07-27 22:24:40 -04:00

15 lines
476 B
Verilog

//#############################################################################
//# Function: Tie High Cell #
//# Copyright: OH Project Authors. ALl rights Reserved. #
//# License: MIT (see LICENSE file in OH repository) #
//#############################################################################
module asic_tiehi
(
output z
);
assign z = 1'b1;
endmodule