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Verilog
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276 B
Verilog
module ODDR (/*AUTOARG*/
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// Outputs
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Q,
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// Inputs
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C, CE, D1, D2, R, S
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);
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parameter DDR_CLK_EDGE=0;
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parameter INIT=0;
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parameter SRTYPE=0;
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input C;
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input CE;
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input D1;
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input D2;
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input R;
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input S;
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output Q;
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endmodule // ODDR
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