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oh/common/fpga/system_build.tcl
2015-11-29 12:41:53 -05:00

41 lines
1.4 KiB
Tcl

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# Save any gui changes
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validate_bd_design
write_bd_tcl -force ./system_bd.tcl
make_wrapper -files [get_files $projdir/${design}.srcs/sources_1/bd/system/system.bd] -top
###########################################################
# Add generated wrapper file
###########################################################
remove_files -fileset sources_1 $projdir/${design}.srcs/sources_1/bd/system/hdl/system_wrapper.v
add_files -fileset sources_1 -norecurse $projdir/${design}.srcs/sources_1/bd/system/hdl/system_wrapper.v
###########################################################
# SYNTHESIS
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launch_runs synth_1
wait_on_run synth_1
#report_timing_summary -file synth_timing_summary.rpt
###########################################################
# PLACE AND ROUTE
###########################################################
launch_runs impl_1
wait_on_run impl_1
#report_timing_summary -file impl_timing_summary.rpt
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# CREATE NETLIST + REPORTS
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#write_verilog ./system.v
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# Write Bitstream
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launch_runs impl_1 -to_step write_bitstream
wait_on_run impl_1