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Verilog
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Verilog
module oh_abs (/*AUTOARG*/);
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//# Parameters
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parameter DW = 64;
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//# Interface
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//inputs
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input [DW-1:0] a; //first operand
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//outputs
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output [DW-1:0] out; //out=abs(a)
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output overflow; //high for max negative #
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endmodule // oh_abs
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