FPGA/verilog-pcie
1
0
Fork 0
Code Issues Pull Requests Projects Releases Wiki Activity

Remove redundant parameter PCIE_EXT_TAG_ENABLE

Browse Source
This commit is contained in:
Alex Forencich 2021-02-25 18:20:08 -08:00
parent 8294eecd65
commit 062495b780
24 changed files with 2 additions and 40 deletions
Show Stats Download Patch File Download Diff File Expand all files Collapse all files

1
example/ADM_PCIE_9V3/fpga_axi_x8/rtl/fpga_core.v
View File

@ -871,7 +871,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/AU200/fpga_axi/rtl/fpga_core.v
View File

@ -868,7 +868,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/AU250/fpga_axi/rtl/fpga_core.v
View File

@ -868,7 +868,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/AU280/fpga_axi/rtl/fpga_core.v
View File

@ -860,7 +860,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/AU50/fpga_axi/rtl/fpga_core.v
View File

@ -871,7 +871,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/ExaNIC_X10/fpga_axi/rtl/fpga_core.v
View File

@ -873,7 +873,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(64),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/ExaNIC_X25/fpga_axi/rtl/fpga_core.v
View File

@ -871,7 +871,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/VCU108/fpga_axi/rtl/fpga_core.v
View File

@ -863,7 +863,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(64),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/VCU118/fpga_axi_x8/rtl/fpga_core.v
View File

@ -873,7 +873,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/VCU1525/fpga_axi/rtl/fpga_core.v
View File

@ -868,7 +868,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/ZCU106/fpga_axi/rtl/fpga_core.v
View File

@ -873,7 +873,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

1
example/fb2CG/fpga_axi/rtl/fpga_core.v
View File

@ -873,7 +873,6 @@ pcie_us_axi_dma #(
.AXI_MAX_BURST_LEN(256),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(256),
.PCIE_EXT_TAG_ENABLE(1),
.LEN_WIDTH(16),
.TAG_WIDTH(DMA_TAG_WIDTH)
)

3
rtl/dma_if_pcie_us.v
View File

@ -59,8 +59,6 @@ module dma_if_pcie_us #
parameter PCIE_ADDR_WIDTH = 64,
// PCIe tag count
parameter PCIE_TAG_COUNT = AXIS_PCIE_RQ_USER_WIDTH == 60 ? 64 : 256,
// Support PCIe extended tags
parameter PCIE_EXT_TAG_ENABLE = (PCIE_TAG_COUNT>32),
// Length field width
parameter LEN_WIDTH = 16,
// Tag field width
@ -214,7 +212,6 @@ dma_if_pcie_us_rd #(
.RAM_ADDR_WIDTH(RAM_ADDR_WIDTH),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(READ_OP_TABLE_SIZE),

4
rtl/dma_if_pcie_us_rd.v
View File

@ -59,8 +59,6 @@ module dma_if_pcie_us_rd #
parameter PCIE_ADDR_WIDTH = 64,
// PCIe tag count
parameter PCIE_TAG_COUNT = AXIS_PCIE_RQ_USER_WIDTH == 60 ? 64 : 256,
// Support PCIe extended tags
parameter PCIE_EXT_TAG_ENABLE = (PCIE_TAG_COUNT>32),
// Length field width
parameter LEN_WIDTH = 16,
// Tag field width
@ -437,7 +435,7 @@ wire [PCIE_TAG_COUNT-1:0] active_tags;
pcie_tag_manager #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_TAG_WIDTH(PCIE_TAG_WIDTH),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE)
.PCIE_EXT_TAG_ENABLE(PCIE_TAG_COUNT>32)
)
pcie_tag_manager_inst (
.clk(clk),

3
rtl/pcie_us_axi_dma.v
View File

@ -57,8 +57,6 @@ module pcie_us_axi_dma #
parameter PCIE_ADDR_WIDTH = 64,
// PCIe tag count
parameter PCIE_TAG_COUNT = AXIS_PCIE_RQ_USER_WIDTH == 60 ? 64 : 256,
// Support PCIe extended tags
parameter PCIE_EXT_TAG_ENABLE = (PCIE_TAG_COUNT>32),
// Length field width
parameter LEN_WIDTH = 20,
// Tag field width
@ -230,7 +228,6 @@ pcie_us_axi_dma_rd #(
.AXI_MAX_BURST_LEN(AXI_MAX_BURST_LEN),
.PCIE_ADDR_WIDTH(PCIE_ADDR_WIDTH),
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE),
.LEN_WIDTH(LEN_WIDTH),
.TAG_WIDTH(TAG_WIDTH),
.OP_TABLE_SIZE(READ_OP_TABLE_SIZE),

4
rtl/pcie_us_axi_dma_rd.v
View File

@ -57,8 +57,6 @@ module pcie_us_axi_dma_rd #
parameter PCIE_ADDR_WIDTH = 64,
// PCIe tag count
parameter PCIE_TAG_COUNT = AXIS_PCIE_RQ_USER_WIDTH == 60 ? 64 : 256,
// Support PCIe extended tags
parameter PCIE_EXT_TAG_ENABLE = (PCIE_TAG_COUNT>32),
// Length field width
parameter LEN_WIDTH = 20,
// Tag field width
@ -440,7 +438,7 @@ wire [PCIE_TAG_COUNT-1:0] active_tags;
pcie_tag_manager #(
.PCIE_TAG_COUNT(PCIE_TAG_COUNT),
.PCIE_TAG_WIDTH(PCIE_TAG_WIDTH),
.PCIE_EXT_TAG_ENABLE(PCIE_EXT_TAG_ENABLE)
.PCIE_EXT_TAG_ENABLE(PCIE_TAG_COUNT>32)
)
pcie_tag_manager_inst (
.clk(clk),

3
tb/dma_if_pcie_us/Makefile
View File

@ -50,7 +50,6 @@ export PARAM_RAM_SEL_WIDTH ?= 2
export PARAM_RAM_ADDR_WIDTH ?= $(shell python -c "print($(PARAM_SEG_ADDR_WIDTH) + ($(PARAM_SEG_COUNT)*$(PARAM_SEG_BE_WIDTH)-1).bit_length())")
export PARAM_PCIE_ADDR_WIDTH ?= 64
export PARAM_PCIE_TAG_COUNT ?= $(if $(filter-out 60,$(PARAM_AXIS_PCIE_RQ_USER_WIDTH)),256,64)
export PARAM_PCIE_EXT_TAG_ENABLE ?= 1
export PARAM_LEN_WIDTH ?= 20
export PARAM_TAG_WIDTH ?= 8
export PARAM_READ_OP_TABLE_SIZE ?= $(PARAM_PCIE_TAG_COUNT)
@ -77,7 +76,6 @@ ifeq ($(SIM), icarus)
COMPILE_ARGS += -P $(TOPLEVEL).RAM_ADDR_WIDTH=$(PARAM_RAM_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -P $(TOPLEVEL).LEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).TAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).READ_OP_TABLE_SIZE=$(PARAM_READ_OP_TABLE_SIZE)
@ -108,7 +106,6 @@ else ifeq ($(SIM), verilator)
COMPILE_ARGS += -GRAM_ADDR_WIDTH=$(PARAM_RAM_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -GPCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -GLEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -GTAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -GREAD_OP_TABLE_SIZE=$(PARAM_READ_OP_TABLE_SIZE)

1
tb/dma_if_pcie_us/test_dma_if_pcie_us.py
View File

@ -330,7 +330,6 @@ def test_dma_if_pcie_us(request, axis_pcie_data_width):
parameters['RAM_ADDR_WIDTH'] = ram_addr_width
parameters['PCIE_ADDR_WIDTH'] = 64
parameters['PCIE_TAG_COUNT'] = 64 if parameters['AXIS_PCIE_RQ_USER_WIDTH'] == 60 else 256
parameters['PCIE_EXT_TAG_ENABLE'] = int(parameters['PCIE_TAG_COUNT'] > 32)
parameters['LEN_WIDTH'] = 20
parameters['TAG_WIDTH'] = 8
parameters['READ_OP_TABLE_SIZE'] = parameters['PCIE_TAG_COUNT']

3
tb/dma_if_pcie_us_rd/Makefile
View File

@ -48,7 +48,6 @@ export PARAM_RAM_SEL_WIDTH ?= 2
export PARAM_RAM_ADDR_WIDTH ?= $(shell python -c "print($(PARAM_SEG_ADDR_WIDTH) + ($(PARAM_SEG_COUNT)*$(PARAM_SEG_BE_WIDTH)-1).bit_length())")
export PARAM_PCIE_ADDR_WIDTH ?= 64
export PARAM_PCIE_TAG_COUNT ?= $(if $(filter-out 60,$(PARAM_AXIS_PCIE_RQ_USER_WIDTH)),256,64)
export PARAM_PCIE_EXT_TAG_ENABLE ?= 1
export PARAM_LEN_WIDTH ?= 20
export PARAM_TAG_WIDTH ?= 8
export PARAM_OP_TABLE_SIZE ?= $(PARAM_PCIE_TAG_COUNT)
@ -72,7 +71,6 @@ ifeq ($(SIM), icarus)
COMPILE_ARGS += -P $(TOPLEVEL).RAM_ADDR_WIDTH=$(PARAM_RAM_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -P $(TOPLEVEL).LEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).TAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).OP_TABLE_SIZE=$(PARAM_OP_TABLE_SIZE)
@ -100,7 +98,6 @@ else ifeq ($(SIM), verilator)
COMPILE_ARGS += -GRAM_ADDR_WIDTH=$(PARAM_RAM_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -GPCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -GLEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -GTAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -GOP_TABLE_SIZE=$(PARAM_OP_TABLE_SIZE)

1
tb/dma_if_pcie_us_rd/test_dma_if_pcie_us_rd.py
View File

@ -267,7 +267,6 @@ def test_dma_if_pcie_us_rd(request, axis_pcie_data_width, pcie_offset):
parameters['RAM_ADDR_WIDTH'] = ram_addr_width
parameters['PCIE_ADDR_WIDTH'] = 64
parameters['PCIE_TAG_COUNT'] = 64 if parameters['AXIS_PCIE_RQ_USER_WIDTH'] == 60 else 256
parameters['PCIE_EXT_TAG_ENABLE'] = int(parameters['PCIE_TAG_COUNT'] > 32)
parameters['LEN_WIDTH'] = 20
parameters['TAG_WIDTH'] = 8
parameters['OP_TABLE_SIZE'] = parameters['PCIE_TAG_COUNT']

3
tb/pcie_us_axi_dma/Makefile
View File

@ -49,7 +49,6 @@ export PARAM_AXI_ID_WIDTH ?= 8
export PARAM_AXI_MAX_BURST_LEN ?= 256
export PARAM_PCIE_ADDR_WIDTH ?= 64
export PARAM_PCIE_TAG_COUNT ?= $(if $(filter-out 60,$(PARAM_AXIS_PCIE_RQ_USER_WIDTH)),256,64)
export PARAM_PCIE_EXT_TAG_ENABLE ?= 1
export PARAM_LEN_WIDTH ?= 20
export PARAM_TAG_WIDTH ?= 8
export PARAM_READ_OP_TABLE_SIZE ?= $(PARAM_PCIE_TAG_COUNT)
@ -75,7 +74,6 @@ ifeq ($(SIM), icarus)
COMPILE_ARGS += -P $(TOPLEVEL).AXI_MAX_BURST_LEN=$(PARAM_AXI_MAX_BURST_LEN)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -P $(TOPLEVEL).LEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).TAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).READ_OP_TABLE_SIZE=$(PARAM_READ_OP_TABLE_SIZE)
@ -105,7 +103,6 @@ else ifeq ($(SIM), verilator)
COMPILE_ARGS += -GAXI_MAX_BURST_LEN=$(PARAM_AXI_MAX_BURST_LEN)
COMPILE_ARGS += -GPCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -GPCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -GLEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -GTAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -GREAD_OP_TABLE_SIZE=$(PARAM_READ_OP_TABLE_SIZE)

1
tb/pcie_us_axi_dma/test_pcie_us_axi_dma.py
View File

@ -312,7 +312,6 @@ def test_pcie_us_axi_dma(request, axis_pcie_data_width):
parameters['AXI_MAX_BURST_LEN'] = 256
parameters['PCIE_ADDR_WIDTH'] = 64
parameters['PCIE_TAG_COUNT'] = 64 if parameters['AXIS_PCIE_RQ_USER_WIDTH'] == 60 else 256
parameters['PCIE_EXT_TAG_ENABLE'] = int(parameters['PCIE_TAG_COUNT'] > 32)
parameters['LEN_WIDTH'] = 20
parameters['TAG_WIDTH'] = 8
parameters['READ_OP_TABLE_SIZE'] = min(2**parameters['AXI_ID_WIDTH'], parameters['PCIE_TAG_COUNT'])

3
tb/pcie_us_axi_dma_rd/Makefile
View File

@ -47,7 +47,6 @@ export PARAM_AXI_ID_WIDTH ?= 8
export PARAM_AXI_MAX_BURST_LEN ?= 256
export PARAM_PCIE_ADDR_WIDTH ?= 64
export PARAM_PCIE_TAG_COUNT ?= $(if $(filter-out 60,$(PARAM_AXIS_PCIE_RQ_USER_WIDTH)),256,64)
export PARAM_PCIE_EXT_TAG_ENABLE ?= 1
export PARAM_LEN_WIDTH ?= 20
export PARAM_TAG_WIDTH ?= 8
export PARAM_OP_TABLE_SIZE ?= $(PARAM_PCIE_TAG_COUNT)
@ -70,7 +69,6 @@ ifeq ($(SIM), icarus)
COMPILE_ARGS += -P $(TOPLEVEL).AXI_MAX_BURST_LEN=$(PARAM_AXI_MAX_BURST_LEN)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -P $(TOPLEVEL).PCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -P $(TOPLEVEL).LEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).TAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -P $(TOPLEVEL).OP_TABLE_SIZE=$(PARAM_OP_TABLE_SIZE)
@ -97,7 +95,6 @@ else ifeq ($(SIM), verilator)
COMPILE_ARGS += -GAXI_MAX_BURST_LEN=$(PARAM_AXI_MAX_BURST_LEN)
COMPILE_ARGS += -GPCIE_ADDR_WIDTH=$(PARAM_PCIE_ADDR_WIDTH)
COMPILE_ARGS += -GPCIE_TAG_COUNT=$(PARAM_PCIE_TAG_COUNT)
COMPILE_ARGS += -GPCIE_EXT_TAG_ENABLE=$(PARAM_PCIE_EXT_TAG_ENABLE)
COMPILE_ARGS += -GLEN_WIDTH=$(PARAM_LEN_WIDTH)
COMPILE_ARGS += -GTAG_WIDTH=$(PARAM_TAG_WIDTH)
COMPILE_ARGS += -GOP_TABLE_SIZE=$(PARAM_OP_TABLE_SIZE)

1
tb/pcie_us_axi_dma_rd/test_pcie_us_axi_dma_rd.py
View File

@ -249,7 +249,6 @@ def test_pcie_us_axi_dma_rd(request, axis_pcie_data_width, pcie_offset):
parameters['AXI_MAX_BURST_LEN'] = 256
parameters['PCIE_ADDR_WIDTH'] = 64
parameters['PCIE_TAG_COUNT'] = 64 if parameters['AXIS_PCIE_RQ_USER_WIDTH'] == 60 else 256
parameters['PCIE_EXT_TAG_ENABLE'] = int(parameters['PCIE_TAG_COUNT'] > 32)
parameters['LEN_WIDTH'] = 20
parameters['TAG_WIDTH'] = 8
parameters['OP_TABLE_SIZE'] = min(2**parameters['AXI_ID_WIDTH'], parameters['PCIE_TAG_COUNT'])